IP即知识产权,随着设计规模的增大,复杂度提高,使用I核可以提高开发效率,减少设计和调试时间,加速开发进程,降低开发成本。PLL(Phase Locked Loop,即锁相环)是最常用的IP核之一,其性能强大,可以对输入到FPGA的时钟信号进行任意分频、倍频、相位调整、占空比调整,从而输出一个期望时钟。锁相环是一个反馈系统,输入到锁相环的时钟是一个参考时钟,然后参考时钟和比较时钟同时输入到鉴频鉴相器(用于比较频率或者相位), 将比较的值传入到环路滤波器,滤掉高频噪声,然后传入到压控振荡器,输入到压控振荡器的电压越高,则输出的频率就越高。
配置IP核:这里设置四个输出频率,分别为c0,c1,c2,c3,输入频率cin为50MHz,c0为100MHz,占空比为50%,c1为25MHz,占空比为5