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2022-03-17 16:30:31
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原创 verilog 练习一：八位数据比较器 modelsim
//8位数据比较器//若a[7:0]大于b[7:0]，则输出高电平，否则输出低电平module comp_8(a,b,great); input [7:0] a,b;output great;reg great;always @(a or b) if ( a > b ) great = 1; else great = 0; endmodule测试文件`timescale 1ns/1nsmodule com
2021-04-15 17:50:38
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原创 verilog二选一多路选择器 modelsim仿真
//二选一多路器//module muxtwo (out, a, b, sl );input a, b, sl;output out;reg out;always@( sl or a or b ) //只要sl或a或b中有一个变化时就执行下面的语句if (!sl) out = a; else out =b; //当控制信号sl为低电平时输出out与输入a相同，否则与b相同endmodule测试文件`timescale 1ns/1ns
2021-04-15 11:47:45
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空空如也
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