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RSS订阅原创 SRIO—IP核——4.SRIO配置与示例，协议解析
示例工程目录：包含两个头文件和一堆子模块。文件名称模块功能描述Verilog头文件，定义了一些维护事务，它被包含在srio_quick_start.v模块中Verilog头文件，定义了121个事务，它被包含在srio_request_gen.v模块中srio核心模块，包含IP例化以及时钟和复位；我们使用IP核就是在该模块的基础上进行逻辑设计。生成请求事务的模块，把instruction_list.vh中包含的事务发出去这个模块用来产生有响应事务的响应包。
2023-12-11 19:06:17
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原创 SRIO—IP核——3.SRIO时钟与复位
在1x配置，log_clk和phy_clk共享一个BUFG（不需要BUFGMUX，因为只有一种可能的phy_clk速率）。这意味着可以移除log_clk/cfg_clk的BUFG，log_clk/cfg_clk可以绑定到phy_clk。因此，对于一个运行在2x的核来说，phy_clk是gt_clk频率的一般。如果BUF选择为unified clocks，log_clk和phy_clk必须是同步的.否则，时钟必须匹配各接口子核的速率。sys_clk_p和sys_clk_n与DIFF_CLK接口相关联。
2023-12-11 19:01:00
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原创 SRIO—IP核——2.Xilinx平台SRIO-IP核基础知识
RapidIO互连架构，与目前大多数流行的集成通信处理器、主机处理器和网络数字信号处理器兼容，是一种高性能、包交换的互连技术。它能够满足高性能嵌入式工业在系统内部互连中对可靠性、增加带宽，和更快的总线速度的需求。RapidIO标准定义为三层：逻辑层、传输层和物理层。逻辑层定义了总体协议和包格式。它包括了RapidIO设备发起和完成事务的必要信息。传输层提供RapidIO包传输过程中的路由信息。物理层描述设备级接口细节，例如包传输机制、流控、电气特性和低级错误管理。
2023-12-11 18:58:52
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原创 SRIO—IP核——1.Rapid IO协议
RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、低引脚数、基于数据包交换的互联体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互联技术标准。Rapid IO主要应用于嵌入式系统内部互连，支持芯片到芯片、板与板之间的通讯，可作为嵌入式设备的背板连接。可以得知Rapid IO是一种总线技术，常见的总线技术包括：传统串行总线：UART、SPI、IIC总线等；接口简单，硬件设计简单；协议较简单；传输速度慢。传统并行总线：EMIF、UPP、PCI总线等；
2023-12-11 18:51:20
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原创 AXI协议——AXI_LITE和AXI_STREAM
AXI-LITE顾名思义即简化版的AXI协议，是对完整的AXI协议裁剪后的AXI协议；突发长度永远是1，即只能单次读写，无法连续读写，常用于配置寄存器。由于删减了逻辑，其资源也消耗较少。地址映射，相较于AXI-STREAM，AXI-LITE的每个数据读写都需要对应的地址。AXI-Stream（以下简称AXIS）是AMBA协议的AXI协议三个版本中最简单的一个协议；是AXI4中定义的面向数据流的协议，常用于对数据流的处理，如：摄像头、高速AD、Xilinx的AXI-DMA模块。
2023-12-11 18:42:37
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原创 AXI协议——1.2.读写传输
A×CACHE[1]（Modifiable）：标记传输是否可以被修改/优化，当其置0时，每个传输将不会被更改，具体来说，A×DDR、A×SIZE、A×LEN、A×BURST、A×LOCK和A×PROT信号不会被修改（地址，突发传输信息，传输隐私信息不被修改）。：当主机驱动有效的地址和控制信号时，主机可以断言ARVALID，一旦断言，需要保持ARVALID的断言状态，直到时钟上升沿采样到从机的ARREADY。（深色部分为无效数据）回环突发的长度只能是2，4，8，16次传输，传输首地址和每次传输的大小对齐。
2023-12-11 18:39:09
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原创 AXI协议——1.1.AXI总线概述
AXI（Advanced extensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA3.0中最重要的部分，是一种面向高性能、高带宽、高延迟的片内总线。AMBA4.0将其修改升级为AXI4.0。
2023-12-11 18:32:20
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原创 基于FPGA的DDR3学习——5.补充讲解
比如bank address位宽为3，Row address位宽为14，Column address为10，则容量为：2^3 * 2^14 *2^12 * 16 bit。DDR3芯片工作的频率：用户端时钟频率为4：1或者2：1，当DDR3芯片工作的时钟为800M时候，比例只能为2：1.参考时钟：MIG IP 核参考时钟，必须是200M，命名为ref_clk。DDR3芯片工作时钟：由FPGA输入到DDR3芯片，为差分时钟。系统时钟：MIG IP 核工作时钟，一般命名为sys_clk。
2023-12-11 18:27:54
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原创 基于FPGA的DDR3学习——4.MIG 控制器概述及读写时序介绍
如上图所示，FPGA用户逻辑代码通过MIG控制器IP连接到DDR3的物理芯片。MIG提供的UI接口大大简化了DDR在FPGA上的应用。
2023-12-11 18:24:49
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原创 基于FPGA的DDR3学习——3.FPGA(MIG)与DDR3连接示意图
符号类型功能CK、CK#输入时钟：CK和CK＃是差分时钟输入。所有地址和控制输入信号均为在CK的上升沿和CK＃的下降沿的交点上采样输入时钟使能。使能(高)和禁止(低)内部电路和DRAM上的时钟。由DDR3SDRAM配置和操作模式决定特定电路被使能和禁止。CKE为低，提供PRECHARGE POWER-DOWN和SELF REFRESH操作(所有Bank都处于空闲)，或者有效掉电(在任何bank里的行有效)。CKE与掉电状态的进入退出以及自刷新的进入同步。
2023-12-11 18:22:53
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原创 基于FPGA的DDR3学习——2.IP核设置
Data Width，选择DDR3数据位宽，板载为2片16bit DDR3，公用控制和地址，组成32bit位宽数据总线，故此处选择32；②Reference Clock，参考时钟，可选择单端，差分或者No Buffer或者Use System Clock，此处选择Use System Clock，即200MHZ时钟。①Input Clock Period，输入时钟设置，该时钟为DDR3 MIG IP核输入时钟，及IP核内部PLL源时钟，此处选择5000ps（200MHZ）
2023-12-11 18:21:28
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原创 基于FPGA的DDR学习——1.基础知识
⚪DDR2（Double Data Rate2）SDRAM是由JEDEC（电子设备工程联合委员会）开发的第三代SDRAM内存技术标准，1.8V工作电压，240线接口，提供了相较于DDR SDRAM更高的运行效能与更低的电压，同样采用在时钟的上升/下降沿同时进行数据传输的基本方式，但拥有两倍于上一代DDR内存预读取能力（即4bit数据预取能力），其常见的频率规范有DDR2 400\533\667\800\1066\1333等，总线频率553MHZ的DDR2内存只需133MHZ的工作频率。
2023-12-11 18:18:11
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