基于FPGA的DDR3学习——4.MIG 控制器概述及读写时序介绍

7.MIG 控制器概述及读写时序介绍

如上图所示，FPGA用户逻辑代码通过MIG控制器IP连接到DDR3的物理芯片。MIG提供的UI接口大大简化了DDR在FPGA上的应用。

7.1.MIG内存控制器用户逻辑时序

指令通道：

当用户逻辑app_en信号置位并且app_rdy置位命令被写入FIFO。app_rdy被取消置位时，UI会忽略该命令。用户逻辑需要将app_en保持为高电平以及有效的命令和地址值，直到app_rdy被置位。

写时序：

写入数据的三种场景(如上图的1、2、3)：

1：写入命令的同时写入数据

2：写入数据在相应的写入命令之前

3：写入数据在相应的写命令之后，不应超过两个时钟周期的限制。

当app_wdf_wren被置位时且app_wdf_rdy为高时，数据写入FIFO，如果app_wdf_rdy取消置位，则用户逻辑需要保留app_wdf_wren和app_wdf_end以及有效的app_wdf_data值，直到app_wdf_rdy被置位。

读时序：

在app_rd_data_valid被置位时，数据由UI请求的顺序返回(即读信号与appen置位期间请求的地址顺序)。app_rd_data_end信号表示每个读命令脉冲串的结束。

7.2.BL8 突发长度

理解一下概念：

突发传输： 在通信领域中一般指在短时间内进行相对高带宽的数据传输。

Burst(突发)： 是指在同一行中相邻的存储单元连续进行数据传输的方式。

BL突发长度： 连续传输的周期数就是突发长度。

在突发传输的模式下，多个数据单元(相当于一个数据块)来传送，从而提高传输效率。

BL8： 突发长度为8，app_addr必须是8对齐的地址，比如数据宽度Data Width为32，每次读写数据的长度为8*32=256bit。

7.3.MIG时钟和DDR3时钟

例如IP核 中配置如下：

1.

即MIG对DDR接口的速率为800M*2=1600M(双沿)。

MIG输出到app接口上的时钟ui_clk为800M/4=200M。

UI时钟频率ui_clk为DDR时钟频率的1/4，也就是一个用户时钟周期(两个边沿)对应8个DDR时钟边沿。burst length可以理解为MIG连续操作DDR地址的个数，故在4:1时钟比例下，一个用户时钟周期正好对8个地址进行了读/写操作，256bit数据分8次（32bit）写入DDR中，即逻辑用户以时钟ui_clk写256bit数据至MIG，MIG控制器将以时钟ddr_clk向DDR写8次(32bit(数据位宽配置为32bit))数据。由此分析，在写数据时让app_wdf_end = app_wdf_wren即可，并且读/写操作时地址递增步长为8。

2.

输入给MIG的时钟为200M。

7.4.掩码_Mask

掩码是一串二进制代码对目标字段进行位与运算，屏蔽当前的输入位。

在MIG的端口中有app_wdf_mask[APP_MASK_WIDTH – 1:0]信号充当掩码，该总线指示app_wdf_data []的哪些字节写入外部存储器以及哪些字节保持其当前状态。 通过将值1设置为app_wdf_mask中的相应位来屏蔽字节。 例如，如果应用程序数据宽度为256，则掩码宽度取值为32. app_wdf_data的最低有效字节[7：0]使用app_wdf_mask的Bit [0]屏蔽，app_wdf_data的最高有效字节[255：248]使用app_wdf_mask的Bit [31]屏蔽。 因此，如果必须屏蔽最后一个DWORD，即app_wdf_data的字节0,1,2和3，则app_wdf_mask应设置为32’h0000_000F