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RSS订阅原创 关于项目需要—工控机及基于UC3846的开关电源设计
工控机及基于UC3846的开关电源设计了解工控机基于UC3846的开关电源设计方案了解工控机工控机，是“工业控制计算机”的简称，是由大规模集成电路组成的微型计算机，是专门为工业现场而设计的计算机，具有计算机的主板、CPU、硬盘、内存、外接口、操作系统、计算能力、人机界面等属性和特征，被广泛应用于控制现场、路桥收费、医疗、环保、智能交通、通讯、监控、数控机床、金融、航天等诸多领域，让各行各业的各种自动化、智能化需求得到满足。与传统计算机相比，工控机有哪些特点？要知道，工控机与传统PC电脑相比，其更多
2022-04-19 14:29:06
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原创 quartus原理图设计及 自带仿真
以D锁存器工程为例1.新建一个工程（注意：新建工程时不需要联合modelsim仿真，选择none！）2.工程里新建原理图文件.bpf 和波形文件 .vmf3.画好原理图，编译4.在波形文件中 add noders ，给输入信号赋值（slk等信号），编译出结果基本参考： quartus II 输入原理图及仿真步骤补充说明：自带仿真结果...
2021-08-24 16:18:28
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原创 FPGA上板流程&Signaltap信号抓取
一. FPGA上板流程（野火征途pro板）1、板子注意插拔线顺序不要带电插拔JTAG线拔线时，先断板子的电源，然后断USB口，最后断JTAG线插线时，先JTAG线，然后USB口，最后板子上电，打开开关2、程序在quartus里编译成功，波形正确，这里的例子是数码管静态显示3、管脚绑定管脚配置完成之后一定要在原工程重新进行编译！！！综合布局布线，编译完之后再下载程序验证！4、下载程序数码管亮都不亮。。。ok，上板验证到此已完成，验证功能正确。二. Signalta
2021-07-16 15:27:50
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原创 解决调用rom ip核时modelsim仿真波形一直为零
之前调用rom ip核，在modelsim中仿真波形一直为零，即modelsim无法读出rom文件数据（将mif文件数据加载进去之后）。几个容易错的点：1、在进行rom ip核设置时，第一个文件夹的名称，即rom ip核的名称一定要和顶层模块中例化的名称一致，而ip核的例化文件.inst.v里的端口名称实际上是不用改的。测试程序中，顶层模块.v文件中对ip核的例化程序：（名称为rom_256x8b）在设置中（.v 不要忘记！！）没按要求设置编译就会出错！2、ip核设置完后会生成.inst
2021-07-14 11:02:27
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原创 rom单端口ip核调用总是出现error loading design
quartus在进行rom ip核调用的时候，编译代码成功，但是一直出现error loading design错误，按我之前总结的解决方法，一一检查了端口，实例化，参数顺序等代码问题，检查完后也在ip核设置里面进行了修正，仍然错误。于是我换了个简单点的实例来试试rom ip核的调用，即dds信号发生器的产生，同样代码编译成功，但是输出波形data_out一直为零，改变了仿真时长和仿真停止时间都没用，然后我去检查代码，ip核要实例化到顶层模块中，检查了端口对应，应该没问题，看了网上有的帖子，我想可能是载入
2021-07-09 11:57:28
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原创 quartus实现产生任意频率任意占空比的PWM波（含多路）
1、实现思路和编译文件参见链接: Verilog实现产生任意占空比的PWM波2、仿真文件的编写（pwm_gen_vlg_tst.vt)注意改变PWM占空比和频率参数（h_time, period）在仿真文件中的赋值，代码如下：这里占空比为25%，按照上文中，主时钟频率=96MHz，该pwm波为4MHz，占空比=25%；`timescale 1 ns/ 1 nsmodule pwm_gen_vlg_tst();reg clk;reg en;reg [15:0] h_time;reg [1
2021-07-05 14:48:20
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原创 ModelSim联合仿真时出现# Error loading design # MACRO ./count19_run_msim_rtl_verilog.do PAUSED at line 12
#Error loading design#Error: Error loading design#Pausing macro execution#MACRO ./count19_run_msim_rtl_verilog.do PAUSED at line 12quartus联合moselsim仿真时出现上述错误解决方案总结：首先保证安装一定没问题，其他实例可以顺利编译。1、检查模块名，参数名，参数端口（参数顺序，仿真文件中实例化参数端口设置等）我的错误在于编译文件（可以成功编译）和仿真文
2021-07-05 14:17:38
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原创 quartus时序逻辑的开始（二）
时序逻辑电路仿真一、分频器二、按键消抖三、触摸按键点亮LED灯一、分频器两种方法可以实现：①PLL（后面再说）②verilog代码实现，这里演示用代码编写时又分两种情况：①仅仅实现分频功能；②更加实用的降频方法（将输出以脉冲标志信号表示）由于分频器一般是FPGA内部使用，所以应尽量时钟信号还是使用其内部的sys_clk信号。当将脉冲标志信号作为输出信号时，这里两种方法都会展示。一、六分频（偶分频）这里实现六分频功能。学会画波形图分析时序逻辑电路！！！将自己的逻辑波形图可以与仿真
2021-06-30 08:56:53
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原创 quartus时序逻辑的开始
时序逻辑的开始时序逻辑和组合逻辑1、定义组合逻辑有一个最大的缺陷就是存在竞争冒险(很危险，使电路处于一个不稳定的状态，使用时序逻辑可以极大避免这一问题，提高系统稳定性)时序逻辑最基本的单元——寄存器，存储功能，一般由D触发器构成，由时钟脉冲控制，每个D触发器能够存储一位二进制码。寄存器还具有复位清零功能，分为同步复位和异步复位。2、时序逻辑的两个特点:①时序电路只有在时钟沿到来时才检测信号是否有效，上升沿之间的毛刺现象都会被自然过滤掉，大大减少了毛刺现象产生的干扰，提高电路的可靠性。②时序电
2021-06-22 11:38:00
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原创 quartus仿真文件的编写
步骤与实现1.verilog代码写完之后，进行语法错误检查和全编译，编译成功之后，需要进行仿真文件的编写，在已有的模板上进行修改。（接上一篇如何获取仿真文件模板)2.修改主要是进行输入信号的赋值，仿真文件内容组成如下：（以按键点亮自己的led灯仿真文件代码编译为例看内容组成）3.二选一选择器就是，三个输入，一个输出，当选通信号为低电平，选择输入2=输出，当选通信号为高电平，选择输入1=输出。二选一选择器verilog代码如下：module choose(input wire [0:0] in_
2021-06-21 10:59:28
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原创 Quartus moldelsim联合仿真
Quartus moldelsim联合仿真步骤与设置1.先在某目录下把装说明、代码的文件夹建好，方便管理和查询；2.新建工程——New Project Wizard——目录选择自己新建的文件夹装工程文件——顶层文件名: (第三个) 通过顶层文件能通过代码找到该顶层文件下的所有元件，模块名，不是文件名第二个是工程名——next——选芯片Cylone IV E——参数设置（选择Verilog语言）——完成3.新建代码文件将代码敲入，如果已经用别的编辑器写好了代码的，可以三步添加直接在fi
2021-06-15 16:50:20
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空空如也
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