rom单端口ip核调用总是出现error loading design

quartus在进行rom ip核调用的时候，编译代码成功，但是一直出现error loading design错误，按我之前总结的解决方法，一一检查了端口，实例化，参数顺序等代码问题，检查完后也在ip核设置里面进行了修正，仍然错误。

于是我换了个简单点的实例来试试rom ip核的调用，即dds信号发生器的产生，同样代码编译成功，但是输出波形data_out一直为零，改变了仿真时长和仿真停止时间都没用，然后我去检查代码，ip核要实例化到顶层模块中，检查了端口对应，应该没问题，看了网上有的帖子，我想可能是载入ip核时地址问题，地址有问题会使得ip核输出波形一直为0，然鹅，我按照原帖改变了地址之后，又开始报错error loading design…一直报错…修改地址，重新载入，重新设置ip核，重新打开工程，还是这样子报错

另外，如何在ip核设置完后，能够改变ip核地址等参数设置，而不用重新再载入？

又重新试了一遍dds信号发生器的代码，从建工程到仿真，地址重新弄了，仿真可以了，但是仿真结果rom ip核调用的结果还是一直为0！！就是读不出来rom存储器里的数，ip核配置和调用过程都试过好几遍了，看了相关帖子，这个过程应该没错的啊…

看了两个其他的解决办法，还是一直为0
两个其他的解决办法：
1.在quartus中只要将生成的mif文件在quartus ii中打开，然后另存为hex即可。即用.hex文件载入IP核；
链接: Quartus Rom IP核读取正弦波为0

2.在ip核配置时，第一个地址在工程目录下生成.v文件，且将.mif文件添加入工程中；
链接: FPGA实验课8：ROM（IP核）使用实例

试完了，我自己的仿真结果还是不行，如下图：

链接: 用Verilog产生一个三角波