ModelSim联合仿真时出现# Error loading design # MACRO ./count19_run_msim_rtl_verilog.do PAUSED at line 12

#Error loading design
#Error: Error loading design
#Pausing macro execution
#MACRO ./count19_run_msim_rtl_verilog.do PAUSED at line 12

quartus联合moselsim仿真时出现上述错误解决方案总结：
首先保证安装一定没问题，其他实例可以顺利编译。

1、检查模块名，参数名，参数端口（参数顺序，仿真文件中实例化参数端口设置等）

我的错误在于编译文件（可以成功编译）和仿真文件中对应的时序信号，复位信号名不一致，如clk和sys_clk不一致，要保证这两类文件里信号名的一致。

2、检查代码问题参见
链接: Modelsim:error loading design解决方案
包括wire和reg的设置，实例化过程代码的编写等。

3、重新加载一遍，在修改完仿真文件后，重新通过settings将其加载至testbench中，有些情况可解决。
或者重新建project，然后compile

4、在命令行重新按上箭头，单步编译
有些情况可解决，具体参见链接: ModelSim进行联合仿真时出现# Error loading design # MACRO ./count19_run_msim_rtl_verilog.do PAUSED at line 12

5、调用IP核的设置（针对需要调用ip核的情况）
解决：硬件程序中调用了单端口rom IP核，在调用IP核时对如下选项进行勾选。
具体参见链接: modelsim产生：# MACRO ./DDC_run_msim_rtl_verilog.do PAUSED at line 14 错误