Verilog HDL语言 有限状态机 测试1011完整代码 module state1011(clk,in,rst_n,out); input clk; input rst_n; input in; output reg out; reg [1:0] state; reg[1:0] s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11; always@(posedge clk or negedge rst_n) if(