状态机（二）：Verilog状态机实现

最新推荐文章于 2024-11-29 16:00:00 发布

李硕LeeSure

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分类专栏：数字逻辑设计文章标签： FPGA 数字逻辑状态机 verilog

本文链接：https://blog.csdn.net/lishuo1028/article/details/78764922

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本节主要谈一谈Verilog的状态机实现模板，并浅析比较。

1 一段式状态机 (单always块结构)：

always @(posedge clk or posedge rst) begin
    if(rst)
        FSM <= S0
    else begin
        case(FSM)
        S0：begin
            Out_0;          //输出
            if(condition1)        FSM<= S1;//状态转移
            else if (condition2)  FSM<= S2;//状态转移
            …
            end
        S1：begin
            Out_1;          //输出
            if(condition3)       FSM<= S3;//状态转移
            else if (condition4) FSM <=S4; 
            …
            end
            ……
        d