9月16
1:上线测试:程序加载在开发版上测试、、、下线测试:仿真
2:调试(与顺序语句密不可分) 仿真(与并行语句密不可分)
3: 理想时序(虚拟环境下实现的最佳结果)与物理时序(考虑时间延迟)
4:激励文件(testbenh 后缀名.vt与.tb 仿真环境)
5: 环境对象输入仿真环境 、虚拟输入后产生虚拟输入
6:激励文件的结构局构(环境输入、仿真对象、虚拟输入、虚拟输出、其他 .vt文件)
7:仿真工具编译器必须遵守先声明后调用
8:建模模块化分类
9:建立时间Ts=Tc+Ts-T1 保持时间=T1-Ts 建立余量与保持余量
△T=T2-T1
10:数据到达时间Data Arrival Time = launch edge +Tclk1+Tco+Tdata
采样沿到达时钟到达时间 Clock Arrival Time = latch edge +Tclk
9月17号
数字电路知识
与& 或>=1 非=1
vrilog HDL 中的操作符:+、-、!、、&、|、^(异或)、^(同或)
9月18号
连续赋值assign 数据用wire 不用标注
过程赋值always 数据用reg类型
编码器(互斥编码器和优先编码器)
译码器
9月20号
组合逻辑 always 输出为reg型 并且必须用<=赋值;case 后面接endcase
9月21日
verilog hdl 当中的堵塞赋值“=”,非阻塞赋值用“<=”;
BCD码,用四位的2进制表示十进制
数据选择器:从多个逻辑电路输出中选择一个逻辑电路输出
数值比较器:两个数比较大小
加法器:不考虑进位的加法器为半加器,考虑进位的加法器叫全加器
7月22日
时序电路是有组合电路和存储电路电路组成(存储器分为latch、触发器)
rs锁存器(与非门组成、或非门组成) 门控rs锁存器 D锁存器 触发器
寄存器(由多个触发器构成) 移位寄存器有可以分为单向移位寄存器和双向移位寄存器
计数器
时序电路中,根据输出特点分为摩尔型和米里型两类
ic集成电路 integrated circuit
初学FPGA总结
最新推荐文章于 2022-06-08 11:11:36 发布