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原创 入门到入魂:单片机如何利用TB6600高精度控制步进电机(42/57)
文章目录日常唠嗑一、每次转动30°效果视频二、了解TB6600及电机接线1.TB66001.1细分设置(精度控制)1.2电流设置1.3如何接线(重点)1.3.1步进电机与驱动器的接线1.3.2驱动器与主控板的接线三、C程序(51)日常唠嗑前阵子写了一篇FPGA:双线轨丝杠式升降台(及A4988与42步进电机原理)(同时包含51及32程序)里面用了A4988驱动模块作为驱动器,这个模块的优点是体积小,价格便宜,一个大概是两块钱左右,多用于打印机或者空间较小的作品上。 缺点是容易烧,电路保护能力差,细分精
2020-11-21 14:40:25
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原创 Multisim更新:振幅调制器+解调器(含仿真程序+文档+原理图+PCB)
实现基带信号的传输。基带信号定义为2kHz~10kHz的语音信号(实际测试过程可以用单频正弦波替代),要求接收端解调后的模拟信号波形无明显失真;(2) 载波频率设置规则:➢ 中心频率:f0=2.79MHz.➢ 载波频率误差:±0.05MHz,频率稳定度不低于10-3;(3) 发送端调幅指数ma在30%~80%之间。输出负载50Ω,波谷Vpp>0.8V;(4) 接收端输入阻抗50Ω,接收机灵敏度≤-30dBm(输入波形峰值≤10mVp),仿真发射端与接收端级联时,可以采取下列电阻分压;
2025-01-05 11:53:06
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原创 爆肝1个月:DDR4 的信号完整性(万字长文SI)
大学里面,总有很多课程,很浪费时间,学了没点用处,问过老师,为什么信号完整性,示波器使用等课程不开呢,这种是对工作真实有帮助的? 老师:因为老师可能也不会。💇 💇 💇 您可能都熟悉 DDRx 计算机 RAM(其中 x 是一代)。我想从 SI (Signal Integrity) 的角度和跟踪此接口的原理来告诉您。 阅读各种 CLU、FPGA、DSP、ASIC 的文档,您可以看到许多不同的建议,即所谓的“经验法则”,用于跟踪 DDR3/4 SDRAM(双倍
2024-12-28 14:34:14
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原创 下载vitis 2024.2后,在file选项里找不到new platform选项,在welcome页点击create platform component没有反应
下载vitis 2024.2后,无法创建基于.XSA的platform,在file选项里找不到new platform选项,在welcome页点击create platform component没有反应,example里也没有任何东西。
2024-12-17 16:56:48
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原创 Modelsim:LPDDR5仿真(含美光仿真模型官方sv&vcs代码)
虽然,三星在设计跟量产上,早于其他家存储产商,但是镁光后来居上了,是业界首家支持全速 LPDDR5 的供应商,并且开发者在做开发的时候,也是用美光颗粒比较多,所以这里就先以美光的仿真模型为主进行仿真。本工程为美光官方工程,支持Modelsim、VCS、ncverilog三种仿真器仿真。模型破解过,为完整system-verilog代码。
2024-10-21 22:18:50
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原创 Vivado ILA:WARNING: [Labtools 27-155] hw_ila [hw_ila_3] not armed, due to no target connection.
run_hw_ila [get_hw_ilas -of_objects [get_hw_devices xcku5p_0] -filter {CELL_NAME=~"u_my_ila"}]WARNING: [Labtools 27-155] hw_ila [hw_ila_3] not armed, due to no target connection.
2024-10-10 13:55:15
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原创 MIG控制器破解(1):phy_control_001.vp破解(verilog)
MIG控制器破解(1):phy_control_001.vp破解
2024-09-12 12:40:20
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原创 解决ubuntu安装modelsim20.1 32位库依赖失败问题(附简易安装方法)
解决ubuntu安装modelsim20.1 32位库依赖失败问题(附简易安装方法)
2024-09-06 14:58:56
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原创 专栏汇总:神经网络篇(持续更新~)
神经网络在FPGA(现场可编程门阵列)上部署的目的是为了实现高效、低延迟的推理计算。FPGA具有高度并行处理能力和可定制硬件架构,能够加速神经网络的计算速度,降低功耗,并在实时应用中提供更快的响应时间。这在边缘计算、嵌入式系统和对性能要求苛刻的应用(如自动驾驶、医疗影像分析和金融交易)中特别有意义,因为它可以在有限的硬件资源下实现高效的深度学习推理,从而提升系统的整体性能和效能。
2024-08-03 16:24:39
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原创 神经网络训练(二):基于残差连接的图片分类网络(进阶篇③)
8月1号写完了神经网络训练(二):基于残差连接的图片分类网络(进阶篇②),进行了概述及理论介绍,本篇继续写第四章,对本项目做一个总结。
2024-08-03 15:21:28
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原创 神经网络训练(二):基于残差连接的图片分类网络(进阶篇②)
原始的ResNet18模型在不使用预训练权重的情况下,很难在10分钟内达到我们的需求。在测试过程中,我们发现仅通过调整模型的超参数是不可能获得更好的结果的,因此我们针对我们的数据集进行优化改进。
2024-08-01 08:06:41
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原创 神经网络训练(二):基于残差连接的图片分类网络(进阶篇①)
在这个项目中,我们的网络需要在10分钟内完成训练。为了获得更好的效果,我们使用了ResNet18[1]网络,ResNet专门设计用于解决深度学习中的梯度消失和梯度爆炸问题。ResNet最初由微软亚洲研究院的Kaiming He等人在2015年提出,并在ImageNet图像识别比赛中取得了非常好的成绩。原始的ResNet网络是用于训练ImageNet[2]数据集,因此我们必须改进原始的网络来适应本次项目的数据集,下面我将详细介绍ResNet18以及我为它来适应我们的数据集所做的全部工作。
2024-07-30 17:46:10
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原创 神经网络训练(一):基于残差连接的图片分类网络(基础版)
基于残差连接的图片分类网络,本网络使用ResNet18作为基础模块,根据cifa10的特点进行改进网络,使用交叉熵损失函数和SGD优化器。本网络在cifa10数据集上不使用预训练参数,经过数据增强,训练30轮达到了85%的分类准确率。
2024-07-02 02:43:50
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原创 Litedram仿真验证(五):AXI接口完成板级DDR3读写测试(补充AXI调试说明)
这一节对Litedram AXI读写DDR进行一些ILA波形的补充。(这一节都是干货,调试记录很枯燥无味,建议想深入了解Litedram并且有在调试的朋友可以阅读,想走马观花的,可以划走)
2024-05-20 10:20:34
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原创 Litedram仿真验证(四):AXI接口完成板级DDR3读写测试(FPGA-Artix7)
对AXI接口的Litedram进行板级验证,并解答仿真中DDR3模型初始化失败原因。FPGA型号:xc7a35tcsg324-1;DDR3型号:MT41K128M16;开发软件:Vivado 2019.2。
2024-05-08 20:05:52
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原创 正确解决:关于Lattic Diamond和Radiant License冲突问题(无法破解问题)
关于Lattic Diamond和Radiant License冲突问题(无法破解问题)License checkout failed.Check environment variable LM LICENSE FILEset to: D:\Tools\TimingDesigner\rDlic.datPlease check your license setup to ensure,(1) You have a valid Lattice license file pointed to by LM
2024-04-19 15:01:25
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原创 FPGA:DDE图像数字细节增强系统(工程+仿真+实物,可用毕设)
本案例采用的DDE(数字细节增强)算法,通过高斯滤波分离原图的高频信息和低频信息,利用原图和高斯滤波的差值提取细节,再将细节叠加到原始图像上,实现细节增强,增强后图像清晰度明显提高。
2024-04-09 00:39:39
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原创 DFi频率比系统中 DDR 控制器的行为模型
本文详细介绍了DFi™频比系统中的DDR MC相位编码算法。它面向有兴趣了解 DDR MC 如何在特定相位总线中对 PHY 时序信息进行编码的技术受众。请参阅 DFi™ 3.1 规范,了解有关频率比系统的完整详细信息。
2024-01-20 15:56:06
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原创 京微齐力:基于H7的平衡控制系统(一、姿态解析)
很久之前,就想用纯FPGA做一套控制系统。可以用到平衡车、飞控、水陆两栖船上面,让很多想快速入门比赛的学子,能够在这套“底盘”上面,结合图像处理、多信息融合等技术,快速搭建出自己的作品。恰逢认识FPGA之旅的作者-吴工,他也在做这件事,顿感追攀更觉相逢晚,恨不相逢早。对未来的真正慷慨,是把一切都献给现在,不再想,今天就开始做!
2023-12-14 19:23:49
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原创 RGMII回环:IDDR+ODDR+差分接口
1、通过IDDR和ODDR的方式完成RGMII协议;2、外部接口使用OBUFDS、IBUFDS转换成差分接口;3、数据转换及传输:顶层文件自己产生100次数,每个数都是8bit,传给oddr模块,oddr模块经过转换再传出4bit,这4bit数据再输出到外部(仿真的时候,可以接到输入,实际板测可以用跳线帽短接,也可以传给另一块板子,进行回环实验),4bit数据重新从顶层输入到iddr模块,iddr模块经过转换,输出8bit数据,输出到外部。
2023-11-12 16:32:09
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原创 FTUSB-0,Lattice文档写反了(更新:没写反,是没写全)
闹了个乌龙,Lattice文档写反了,FTUSB-0和FTUSB-1写反了,FTUSB-1才是JTAG。
2023-11-02 22:11:32
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原创 Multisim:JFET混频器设计(含完整程序)
在本实验中,研究了使用 JFET 的混频器。它包含乘法运算和滤波运算,将来自射频调谐放大器的信号与来自本地振荡器的“载波”信号混合。上变频器和下变频器模式均可用。本实验选择下变频器是因为滤波器要求没有上变频器严格。该实验由NIMultisim进行。 本实验的主要目的是加深对混合电路理论方面的理解,掌握利用multisim实现混合电路的设计和流程。
2023-10-07 15:53:29
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原创 MATLAB:线性系统的建模与仿真(含完整程序)
本实验主要是用Matlab来进行:1、对线性定常系统建模;2、得到阶跃响应和脉冲响应;3、研究磁极位置对响应的影响;4、研究零对反应的影响;5、确定对一般输入的时间响应。
2023-10-06 17:43:27
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原创 MATLAB:电机控制(Motor Control)
Control design is very important in for power electronics, such as the application on converters and motor control. In this lab, we will learn how to design a PI controller for a DC motor to meet the required specifications. The lab will be conducted on th
2023-09-17 21:10:35
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原创 Litedram仿真验证(三):AXI接口完成仿真(FPGA/Modelsim)
Litedram DDR控制器AXI接口,完成仿真(使用vivado和modelsim联调),附带程序
2023-07-16 21:44:36
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原创 Lattice Diamond 1171236 ERROR - Clock frequency cannot be 0.
Lattice Diamond 1171236 ERROR - Clock frequency cannot be 0. Please set Default Clock Frequency in thermal analysis of Strategy.错误解决
2023-07-07 16:18:48
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原创 京微齐力:基于H7的曼彻斯特(编码&解码&串口)系统
1、用两块FPGA开发板设计一个曼彻斯特码编码和解码系统;2、第1块板负责在按键后将拨码开关拨出的8位二进制码用曼彻斯特码发出;3、第2块板负责在收到曼彻斯特码号将其解析并在数码管上显示。两块板记得共地。(也可以用debugware进行波形读取)
2023-06-28 00:20:17
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原创 基于阿尔法均值滤波的FPGA图像系统(工程+原理图+PCB+仿真)
本文主要设计完成了改进中值滤波图像处理系统的硬件设计及算法设计,经过电路设计、设计输入、RTL仿真、综合优化、布局布线、时序仿真与验证、板级仿真与验证,以及芯片编程与调试,最后将码流加载到FPGA上。硬件设计主要为原理图设计、PCB设计及FPGA相关模块的电路设计,软件设计主要为α均值滤波(改进的中值滤波)算法模块、TFTLCD模块、传统中值滤波算法模块、叠加椒盐噪声模块、灰度化算法模块及其他小功能模块的代码设计及功能仿真。
2023-06-23 11:13:33
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原创 LiteDram仿真验证(二):仿真中,DDR3初始化问题
上一篇文章:LiteDram仿真验证(一):安装、配置及导出Verilog,上一篇文章,在搭建好环境,导出Litedram_core.v文件后,原本计划是使用镁光的DDR3模型在Vivado或Modelsim上对这个内核进行仿真。 但是,用AXI接到内核的AXI用户接口,对模型进行testbench仿真,发现,DDR3一直无法完成初始化(即init_done,一直没有被拉高),于是乎,我查阅了GitHub项目中多个讨论。
2023-06-03 17:51:32
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原创 基于FPGA:运动目标检测(包围盒仿真工程,及一些调试问题)
基于FPGA:运动目标检测(包围盒仿真工程,及一些调试问题)Quartus II+Modelsim,输入图片,检测目标并绘制包围盒。
2023-05-29 23:16:28
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原创 基于FPGA:运动目标检测(LCD显示+串口输出,纯Verilog工程)
本系统在图像采集之前,由于板载晶振与摄像头模块及 TFT-LCD 模块频率不一致,所以在系统工作之前,需要设计锁相环模块输出与OV5640摄像头一致的时钟信号。时钟输入后,根据 OV5640 的手册进行寄存器配置,使 OV5640 的工作模式符合本系统的设计需求。CMOS 传感器采集进来的图像进入到图像处理模块,输出当前帧的灰度,用于写入SDRAM。同时从SDRAM中读出前一帧的灰度(与当前输出相差一个时钟周期)重新进入图像处理模块进行帧差法的图像处理(即运动目标检测相关的处理)。
2023-05-13 17:43:15
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原创 高速Serdes技术(FPGA领域应用)
SERDES,即 Serializer / Deserializer,是串行器和解串器,是一种广泛应用于高速串行数据传输的技术。它将并行数据序列化成一个高速串行数据流,并在接收端将该序列还原为原始的并行数据。 SERDES 技术通常使用在点对点传输场景下,例如在芯片之间、板卡之间或机箱之间,因为这些场景需要传输大量的数据以及较长的距离和高速率。SERDES 技术可以通过降低线路数量和减小线路长度来提供高速、可靠的数据传输。
2023-04-12 18:07:58
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原创 LiteDram仿真验证(一):安装、配置及导出Verilog
因为项目,需要对DDR做一个软核控制器,物色了Litex项目的外设:Litedram。网上现有的教程,基本都是验整个Litex,因为缺少单独验证Litedram的资料,踩了不少坑,这里介绍一下单独验证Litedram的流程,本小节,只讲安装、配置及导出litedram_core.v文件,后续章节,再补充GTKWave仿真波形等。
2023-03-02 18:04:58
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原创 安装虚拟机连锁反应——安装&卸载运行库出错:0x80070652-正在进行另一个安装操作。请在继续这个安装操作之前完成那个操作
安装虚拟机连锁反应:“setup failed to generate the ssl keys necessary to run vmware”安装&卸载运行库出错:0x80070652-正在进行另一个安装操作。请在继续这个安装操作之前完成那个操作
2023-02-24 17:57:18
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原创 Zynq-SDK开发(错误解决): ./src/main.o: in function main‘
在做Zynq-7000 SDK开发的时候,想做个EMIO的demo,demo是在旧demo的基础上建立的,编译C代码的时候,遇到了一个问题:./src/main.o: in function main’make: *** [makefile:41: gpio emio.elf] Error 1multiple defniton of’main’ ,/src/helworld.o:D: Zyng 7015 1helo fowled emioed emio.sdkigpio emio Debug//src
2023-02-10 15:38:13
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原创 零基础学FPGA(八):可编程逻辑单元(基本结构,Xilinx+Altera)
本篇文章,结合软件、官方文档及网上多篇优秀文章,系统的讲解了FPGA的基本结构,包括目前Xilinx及Altera主流芯片的基本结构。尽量做到,一篇文章弄懂FPGA基本结构。
2023-02-03 16:30:17
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原创 FPGA:IIC验证镁光EEPROM仿真模型(纯Verilog)
IIC协议这里就不赘述了,网上很多,这里推荐两个,可以看看【接口时序】6、IIC总线的原理与Verilog实现 ,还有IIC协议原理以及主机、从机Verilog实现。 前者是对IIC协议详细介绍、以及主机发送,主机接收两种方式。后者,是在前者基础上做设计,讲的是主机、从机两种设计实例。关于IIC从机,网上例程较少,可以参考这个博主的。不过,这个博主的状态机写的很乱,也没什么注释,看了两天才搞明白Verilog描述的什么,如果有FPGA爱好者需要用到,又看不懂的,可以私信我。
2023-01-15 21:27:13
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原创 小师弟:2022广东省工科赛分享(越障排爆省一,完整项目)
小师弟说在广东省工科赛跟电赛拿奖了,听了很开心,那个腼腆的男孩,也能开始自己独挡一面了。我个人认为,在大学中参与竞赛,并不是要蛮干,而是要在竞赛中,实践,查漏补缺,进行总结,所以今天邀请小师弟写写自己的心得,分享给大家。
2022-12-17 16:26:42
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Xilinx-Micron-DDR4仿真模型已解(完整文件)
2025-01-22
FPGA-STM32编码器应用设计(FSMC交互,含完整源码及视频讲解)
2025-01-17
本科毕设系列(五):基于zigbee的稻田环境监测系统设计
2025-01-12
Multisim更新:振幅调制器+解调器(含仿真程序+文档+原理图+PCB)
2025-01-05
课设:Multisim发射机系统(含5个可运行文件)
2024-12-29
基于反馈电压调整的可调BUCK充电器设计(可用课设,实物已验证无误)
2024-12-20
FPGA架构讲解PPT(零基础学结构)
2024-12-10
PCB项目:ZYNQ7020最小系统板(已量产验证)
2024-12-08
呕心沥血:JESD209-4中文精解手册(结合LPDDR4控制器仿真)
2024-12-01
IP破解(5):DWC-ddrctl-lpddr54(LPDDR4/4X/5控制器)
2024-11-22
IP破解(4):dwc-ddrc-ddrphy(DDR4/3 PHY IP)
2024-11-16
Micron-LPDDR4X仿真模型(16G、4266M-verilog已解密)
2024-11-10
Micron-LPDDR4X仿真模型(4266M-verilog已解密)
2024-11-01
Modelsim:LPDDR5仿真(含美光仿真模型官方)
2024-10-21
FPGA-IP破解(3):JESD204B-2023.2
2024-09-27
FPGA-IP破解(2):XMDA-PCIE-2023.2(verilog)
2024-09-21
DDR控制器MIG IP破解(完整破解verilog)
2024-09-13
本科毕设系列(四):基于LabVIEW的过控实验平台设计(完整程序+报告+说明)
2024-09-07
芯片设计中低功耗设计方法(完整57页PPT)
2024-08-29
本科毕设系列(三):基于FPGA的红外热成像夜视仪系统(完整程序+仿真+各种参考文档)
2024-08-22
本科课程资料(二):数字电子技术
2024-08-15
本科课程资料(一):微机原理
2024-08-11
本科毕设系列(二):基于STM32单片机的智能仓库远程监测安防系统设计(含PCB)
2024-08-11
神经网络进阶版:基于残差连接的图片分类网络(10分钟精度88%)
2024-08-03
本科毕设系列(一):基于stm32智能书桌系统设计(含PCB等)
2024-07-22
神经网络训练(一):基于残差连接的图片分类网络(ResNet18)
2024-07-02
FPGA:DDE图像数字细节增强系统(工程+仿真+实物方案,可用毕设)
2024-05-07
RGMII回环:IDDR+ODDR+差分接口(板测+仿真)
2023-11-12
MATLAB:线性系统的建模与仿真(含完整程序)
2023-10-06
Multisim:JFET混频器设计(含完整程序)
2023-10-06
MATLAB:电机控制(Motor Control)
2023-09-16
基于阿尔法均值滤波的FPGA图像系统(Verilog+原理图+PCB+仿真)
2023-06-23
基于FPGA:运动目标包围盒仿真(Quartus+modelsim)
2023-05-29
基于FPGA:运动目标检测(LCD显示+串口输出,完整工程).zip
2023-05-13
2022广东省工科赛省一(越障组,程序+PCB+3D打印)
2022-12-17
基于FPGA的运动目标检测(视频,手把手讲解代码)
2022-12-14
T12焊台通用电源(2个方案,原理图+PCB)
2022-10-29
基于FPGA的人脸识别系统(纯Verilog,有注释)
2022-10-19
京微齐力:基于FPGA的OLED动态显示(温湿度实时数据)
2022-10-19
基于STM32:磁流体蓝牙音箱(源码工程+PCB+原理图)
2022-06-15
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