Verliog HDL硬件描述语言学习笔记（六）

在数字逻辑系统的设计中，对于每个部件模块的设计工作主要包括3各部分：
1.电路模块的设计
2.测试模块的设计
3.设计文档的编写和整理
其中测试模块的设计和文档的编写是设计中的2个重要的环节。测试模块编写的是否严密和完整决定了系统设计的成败；文档的编写可以很好的阐述模块的性能和为以后的调试提供方便。

而在数字逻辑系统的设计中，组合逻辑部件(如多路器、比较器、加法器、乘法器、双向三态门和总线等)电路结构和性能作为最基础的知识是必须了解和掌握的。
下面对一些组合逻辑部件的基础内容进行进一步的阐述。

6.1 加法器

本科学习的数字电路课程中曾对加法器进行了详细的原理讲解，加法电路即全加器，电路结构主要由与门和非门构成。其逻辑表达式为：

C_i = X_iY_i + Y_i C_i-1 + X_iC_i-1

S_i = X_i$\overline{Ci}$ + Y_i$\overline{Ci}$ + C_i-1 C   i   ˉ \bar{C~i~}