Verliog HDL硬件描述语言学习笔记（二）

最新推荐文章于 2023-04-28 17:57:01 发布
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本文是Verilog HDL学习笔记的第二部分，主要介绍了条件语句（if_else）、多路分支（case）以及四种循环语句（forever、repeat、while、for）的使用方法和示例，特别强调了在不同块语句中语句的执行顺序和特点。还简要提及了生成块在模块实例化和简化代码中的应用。
摘要由CSDN通过智能技术生成

记录Verliog HDL中常用语句的用法和注意点

2.1 条件语句

一般所用的条件语句是指 if_else语句，通过判定条件真假决定执行哪条操作语句。常用的条件语句的形式有以下两种：

第一种表现形式
    if(表达式)
	   语句1;
	else
	   语句2;   

第二种表现形式
    if(表达式)
	   语句1;
	else if (表达式2)
	   语句2;
	   ...
	else if (表达式m)
	   语句m;
	else
	   语句n;

****条件语句只能在过程块中由begin…end 引导的块中使用

当有多个操作条件时，则用begin_end将几个语句包含起来，如下：

    if(表达式)
    begin
	   语句1;
	   语句2; 
	end    
	else
	begin
	   语句1;
	   语句2;
	end

2.2 多路分支语句

常说的多路分支语句一般指的是case语句，当控制表达式的值与分支表达式的值相等时，就执行该分支后的语句，若都不相等，则执行default(默认项)。分支表达式的值必须互不相同，且在执行完case分项后，跳出该case块，case语句形式如下：

1.case(控制表达式)   <case分支项>     endcase
2.casez(控制表达式)   <case分支项>     endcase
用来处理不考虑高阻值z的比较过程
3.casex(控制表达式)
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