Verliog HDL硬件描述语言学习笔记

已于 2022-06-10 09:58:43 修改
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分类专栏： 学习笔记 文章标签： 编程语言
于 2020-07-10 22:29:12 首次发布
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本文是关于Verilog HDL的学习笔记，涵盖了电路设计方法概述和Verilog语言要素，包括基本符、数据类型、运算符与表达式、赋值语句以及模块的介绍。特别强调了非阻塞赋值与阻塞赋值的区别及其在电路设计中的影响。
摘要由CSDN通过智能技术生成

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第一次写，这算自己的处女作，多少还是有点紧张。
写这篇文章主要有两个目的：一是想记录一下自己对于Verliog的学习进程；二是想分享一下自己的一些学习心得。 如果有什么地方写的不足的地方或者什么不对的地方还请大家多多指教。以下所有内容仅仅属于个人见解，欢迎交流。

一、电路设计方法概述

数字集成电路设计流程：

在这里插入图片描述
还有在这里我想问一下类似于上面的这样的图怎么画啊，整的我头都大了，还是不会，最后还是决定画在word里画完再截图拖过来吧QAQ，我可真是个机智的小聪明。

二、Verliog 语言要素

2.1基本符

1.空白符：空格符（\b）
制表符（\t） 换行符 换页符

2.注释符： 1）单行//
2）多行：/* * * /

3.标识符：字母、数字、$符号和_下划线符号组成，且第一个字符必须是字母或下划线。标识符的字母区分大小写

4.转义标识符：/* *

5.数值Verliog HDL 4种基本逻辑值状态

逻辑值状态 含义
0 低电平/假
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记录Verliog HDL中常用语句的用法和注意点 2.1 条件语句 2.2 多路分支语句 2.3 循环语句 2.4 块语句
硬件描述语言（英文简称： HDL ）
10-06
硬件描述语言（英文： Hardware Description Language ，简称： HDL ）是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（ EDA ）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路 ASIC 或现场可编程门阵列 FPGA 自动布局布线工具，把网表转换为要实现的具体电路布线结构。
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提供给初学verilog HDL语言的学生或相关工作人员的一本不错的教材（pdf版）
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Verliog HDL硬件描述语言学习笔记（六）
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在数字逻辑系统的设计中，组合逻辑部件(如多路器、比较器、加法器、乘法器、双向三态门和总线等)电路结构和性能作为最基础的知识是必须了解和掌握的。 下面对一些组合逻辑部件的基础内容进行进一步的阐述。.........
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最新发布
04-26
- **首次提出时间**：1983年，Verilog HDL 作为一种硬件描述语言首次被提出。 - **标准化时间**：1995年，Verilog HDL 被 IEEE（电气和电子工程师协会）标准化，成为正式的标准之一。 - **基本描述方式**： - **...
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本资料包含了Verilog HDL硬件描述语言从简单到复杂的设计流程，对于FPGA的总体设计也有较为深入的介绍。
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Verilog HDL硬件描述语言入门
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好的，我会尽力回答你的问题。关于Verilog HDL的学习笔记和常见错误，我可以为你提供一些基本的信息。以下是一些常见的Verilog HDL错误： 1. 未正确使用模块 在Verilog HDL中，模块是最基本的单元。当你使用模块时，你需要确保你正确地声明和使用它。如果你没有按照正确的方式使用模块，你的代码可能无法编译或运行。 2. 语法错误 在Verilog HDL中，语法错误是最常见的错误之一。这种错误通常是由于拼写错误、缺少分号、括号不匹配等基本错误导致的。要避免这种错误，你需要仔细检查你的代码，并确保它们符合Verilog HDL的语法规则。 3. 信号宽度不匹配 在Verilog HDL中，信号宽度是非常重要的。如果你的模块中使用的信号的宽度与你的代码中使用的信号的宽度不匹配，你会遇到各种问题，包括编译错误和运行时错误。 4. 模块实例化错误 在Verilog HDL中，模块实例化是将模块嵌入到其他模块中的基本方法。如果你没有正确地实例化模块，你的代码可能无法完成预期的功能。 以上是一些常见的Verilog HDL错误。如果你想深入了解Verilog HDL的学习笔记和常见错误，建议你查阅相关的资料或教程。
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