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verilog
与fpga斗智斗勇
这个作者很懒,什么都没留下…
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搭建DDR3的仿真环境
DDR3的仿真环境原创 2023-05-24 17:17:25 · 307 阅读 · 0 评论 -
Register/Latch pins with no clock driven by root clock pin
今天在使用vivado进行时序检查时遇到了这样一个问题:Register/Latch pins with no clock driven by root clock pin,它是在no_clock中提示的。在复位时未对其中的两个寄存器进行复位,锁存器也有可能是由于if else组合写的不全而导致的。锁存器大多数是由于代码写的不符合规范造成的,经过检查,发现工程的代码中存在问题。通过查看电路图发现这是一个锁存器。原创 2022-12-28 15:22:50 · 2474 阅读 · 1 评论 -
四层电梯状态机写法
本文的输入时钟clk1是一个100M的系统时钟,为保证烧录到板子后的小灯效果,故进行分频,但vivado烧录到板子上时存在一个问题,ila的时钟clk频率必须要大于JTAG的时钟频率(2.5倍),所以受限于JTAG的频率,时钟最多分到125kHz,那么就采用time1ms的方法进行进一步分频,最终达到的效果可以到10Hz,计算公式为100M/400/2/12500=10。原创 2022-11-02 17:59:07 · 256 阅读 · 0 评论 -
四层电梯设计verilog
本文介绍的是使用verilog进行四层电梯的设计。一共有四个按键,以及四个小灯key1,key2,key3,key4表示你要去的楼层,led1,led2,led3,led4在你按下相应的按键后会亮,直到电梯到达对应楼层后熄灭,如果电梯不在一楼且当前无按键操作,那么电梯将默认返回一楼,此时led1会默认亮起,且到达一楼后led1不熄灭,直到电梯处于上升状态且不在一楼熄灭。电梯每上升一个楼层将花费10个时钟周期,如果到达小灯亮的楼层,那么电梯会停留5个时钟周期,然后继续运行。原创 2022-10-27 10:21:38 · 1907 阅读 · 10 评论 -
verilog中函数的调用
上例中 a=strstr (str1,str2),逗号前代表的是function中的第一个输入,逗号后代表第二个输入,若有多个输入依次添加,顺序不能混淆。str1代表的是 “ str1="uhdjnvjvfv" ”,str2代表的是“ str2="nvj" ”。原创 2022-10-11 10:46:56 · 1772 阅读 · 0 评论 -
verilog写入数据生成.txt文本文件
本文要生成的是256行16位宽的随机数文本文件原创 2022-09-27 20:57:22 · 2657 阅读 · 0 评论 -
深入理解FIFO以及同步FIFO和异步FIFO的verilog实现代码
FIFO即First In First Out,是一种先进先出数据存储、缓冲器,我们知道一般的存储器是用外部的读写地址来进行读写,而FIFO这种存储器的结构并不需要外部的读写地址而是通过自动的加一操作来控制读写,这也就决定了FIFO只能顺序的读写数据。...转载 2022-08-16 17:55:41 · 645 阅读 · 0 评论 -
有符号数的乘法运算
有符号数的乘法运算原创 2022-08-08 17:42:31 · 4797 阅读 · 1 评论 -
有符号数的加减法
有符号数的加减法,在计算机中减法运算都是通过加法来实现的,x-y=x+(-y)原创 2022-08-08 16:20:28 · 3374 阅读 · 2 评论 -
verilog运算符
编写verilog代码时必须有所了解的运算符原创 2022-08-05 14:17:26 · 774 阅读 · 0 评论