一个testbench

//高速ADDA采集
`timescale 1 ns/1 ns

module tb_hs_ad_da();

//时钟和复位
reg clk ;
reg rst_n;

//uut的输入信号
reg [7:0] ad_data;
reg ad_otr;

//uut的输出信号
wire ad_clk;
wire da_clk;
wire [7:0] da_data;

//时钟周期，单位为ns，可在此修改时钟周期。
parameter CYCLE = 20;

//assign ad_data <= da_data;

always #(CYCLE/2) clk <= ~clk;

initial begin
clk <= 1’b0 ;
rst_n <= 1’b0 ;
#(20*cycle);
rst_n <= 1’b1 ;
end

//待测试的模块例化
hs_ad_da u_hs_ad_da(
.sys_clk (clk),
.sys_rst_n (rst_n),

.da_clk     (da_clk),   
.da_data    (da_data),  
          
.ad_data    (ad_data),  
.ad_otr     (ad_otr),   
.ad_clk     (ad_clk)  

);

endmodule