FPGA
文章平均质量分 65
堪堪多写博客少睡觉
这个作者很懒,什么都没留下…
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FPGA学习---数电及verilog知识补充
数电及verilog知识补充在做前面的练习的时候深深感到了基础知识的不足,有必要好好补充一下1数据选择器八选一数据选择器通过对3位地址线的控制,是8为二进制数据只有一路送到输出上。因为8个中只能有一个到达,因此叫数据选择器。8选1数据选择器数据选择器的典型应用:采用8选1数据选择器74LS151可实现任意三输入变量的组合逻辑函数。作出函数F的功能表,将函数F功能表与8选1数据选择器的功能表相比较,可知:1、将输入变量C、B、A作为8选1数据选择器的地址码A2、A1、A0。2、使8选1数据选择原创 2021-02-21 17:51:30 · 9251 阅读 · 0 评论 -
FPGA学习---FPGA练习与解答
FPGA练习与基础知识补充练习题目如下,可以练习一下,后面是我做的,欢迎指出错误~最后面是可能有用的一些总结第一阶段1、设计4位全加器。2、设计4线-16线译码器。3、设计8线-3线优先编码器。4、设计二选一数据选择器。5、设计四位数值比较器。6、设计8路数据分配器。7、设计四人表决器,当有三人或三人以上同意该事件时,该事件通过。8、设计血型匹配电路:人类有O、A、B、AB4种基本血型,输血者与受血者的血型必须符合图示原则。试用与非门设计一血型关系检测电路,用以检测输血者与受血者之间的原创 2021-02-21 17:41:36 · 5005 阅读 · 3 评论 -
FPGA学习---6.PLL 锁相环
六 PLL 锁相环Phase-Locked LoopPLL的完整英文拼写为Phase-Locked Loop。即相位锁定的环路,也就是我们常说的锁相环。锁相环在模拟电路和数字电路系统中均有广泛的使用,很多的MCU芯片如STM32、MSP430等都集成了片上PLL,用来通过片外较低频率的晶振产生的时钟倍频得到较高频率的时钟信号以供MCU的内核和片上外设使用。在很多的协议芯片中,也用到了PLL来通过较低频率的晶振时钟得到符合协议要求的时钟信号Altera 不同系列的FPGA,提供了不同的特性的PLL,包原创 2021-02-21 17:13:25 · 2861 阅读 · 0 评论 -
FPGA学习---5.FIFO IP核
五 FIFO IP核FIFO的完整英文拼写为First In First Out,即先进先出。FPGA或者ASIC中使用到的FIFO一般指的是对数据的存储具有先进先出特性的一个存储器,常被用于数据的缓存或者高速异步数据的交互。FIFO结构 FIFO从大的情况来分,有两类结构:单时钟FIFO(SCFIFO)和双时钟FIFO(DCFIFO),其中双时钟FIFO又可以分为普通双时钟(DCFIFO)和混合宽度双时钟FIFO (DCFIFO_MIXED_WIDTHS)。三种FIFO结构的英文含义如下所示:•原创 2021-02-21 17:08:57 · 743 阅读 · 0 评论 -
FPGA学习---4.嵌入式RAM使用之双口ram,嵌入式Ram之rom
四 嵌入式RAM使用之双口ram这里只记录一下具体如何使用,原理可以自行搜索小结:双口ram可写可读,clock系统时钟,data要写的数据,rdaddress要读的数据的地址,wraddress要写的数据的地址,wren写使能,q读出的数据打开ip核地址选到ip文件夹下两个或者一个端口都可以最上面这个指的是要存储多少个8字节数据,下面字面意思下面直接确认这个模块的作用是存数据,读数据五 嵌入式Ram之rom小结:rom使用需要基于mif文件,就是数据在mif文件中,通过原创 2021-02-21 17:02:35 · 604 阅读 · 0 评论 -
FPGA学习---3.IP核使用,Counter IP核
五LPM——counter IP核使用小结:counter(IP核)cin进位输入,clock时钟信号,cout进位输出,q当前计数值FPGA设计方式调用IP核路径放到prj的ip文件夹下名字叫counter就行几位的计数器计数到多少,4位的记不到100,Clock Enable时钟使能信号,Couter Enable计数使能信号,Carry in/out输入输出都勾上在这里插入图片描述下面默认的都不贴只有一个文件时一定要点add,多个不用了设为顶层文件,分原创 2021-02-21 16:48:50 · 2063 阅读 · 1 评论 -
FPGA学习---2.状态机
二 状态机总结:状态机的分类:Moore型状态机和Mealy型状态机Moore型:状态机的变化只与当前的状态有关Mealy型:状态机的变化不仅与当前的状态有关,还与输入有关如何创建状态机:状态机的创建可以分为一段式,两段式和三段式一段式:主要是讲所有的状态变化以及导致的输出变化都写在了一个always块中。两段式:将一些复位信号,clk信号单独写在一个always块中,其他的状态变化,输出值得变化写在一个always块中。三段式:将一些复位信号,clk信号单独写在一个always块中;其原创 2021-02-21 16:29:47 · 421 阅读 · 0 评论 -
FPGA学习---1.阻塞赋值与非阻塞赋值
1 阻塞和非阻塞赋值阻塞赋值阻塞赋值:前面语句执行完,才可执行下一条语句;即:前面语句的执行(b=a)阻塞了后面语句的执行(c=b)。即:always块内,2条语句顺序执行。always @(posedge i_clk)begin b = a; c = b;end注意:a的值赋给b,b的值赋给c,是在同一个时钟上升沿完成,如下图仿真结果。非阻塞赋值非阻塞赋值:always块内,2条语句同时执行。即:前面语句的执行(b=a)不会阻塞后面语句的执行(c=b)。a原创 2021-02-21 11:13:41 · 378 阅读 · 0 评论