verilog开发调试入门

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文章标签： fpga开发
于 2022-09-26 23:55:58 首次发布
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verilog开发调试入门

日常踩坑，记录调试经验，希望帮到初学者

*2022/09/26

非阻塞赋值

注意在时序电路内部使用 <=

仿真波形不动

检查代码无误后，考虑分频间隔过大，仿真长度不够（憨憨落泪

上板

生成比特流失败。遇如下警告：

[Constraints 18-5210] No constraints selected for write.

这是vivado部分版本的特有问题，没有很明确的解决方案。移步官方解答：
73510 - Constraints 18-5210 No constraints selected for write.

遇如下报错：

[DRC UCIO-1] Unconstrained Logical Port: [m] out of [n] logical ports have no user assigned specific location constraint (LOC).

检查后发现引脚名写错了，如一颗LED标号为YLD1(E22)，则应按括号为准。
这里我把引脚调好之后warning就消失了。

编程FPGA后发现电路仍未按照预期运行，流水灯卡住不动，复位没反应，原来是把高低电平写反了。
解除以上问题后，电路运行正常。

*2022/10/13

仿真失败

[VRFC 10-3180] cannot find port <portname> on this module

一般是引脚没有绑好，如写错名称或导入的IP核有重名引脚。

[USF-XSim-62] 'elaborate' step failed with error(s) ...

模块名可能写错辣

[VRFC 10-2939] <specifier> is an unknown type

这是一个Syntax error，一般是中文字符等，作者报错因少打了一个分号。

*2022/10/15

Top module setting lost

注意调整代码后重设主模块

the next…

Miska_Muska
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