用状态机做乒乓BRAM

已于 2022-06-03 21:45:01 修改
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分类专栏： Verilog实例分析 文章标签： 学习 经验分享 fpga
于 2022-06-03 17:27:30 首次发布
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1、需求分析

  1. 状态分析： 分为空闲状态–IDLE、bram1写操作–BRAM_WR1、bram2写操作bram1读操作–BRAM_W2R1、bram1写bram2读–BRAM_W1R2
    在这里插入图片描述
    IDLE：初始化状态
    BRAM_WR1：bram1的第一个写操作，此时bram2还未写入数据，无法读取数据
  2. 时钟分析： bram1写bram2读同时钟–20Mhz，bram2写操作bram1读操作–50Mhz
    tb文件产生100Mhz时钟，然clk_gen产生20MHz和50MHz时钟
  3. 数据输入： 产生从100-299数据，共200位，其中前100位100-199由bram1缓存，后100位200-299由bram2缓存
  4. 建立IP核： 数据位宽为9，即[8:0]（299：1 0010 1011）， 地址深度为7，即[6:0]（99：110 0011）

2、数据流向框图

在这里插入图片描述

一只大qr
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