qq_40230112的博客

引言 本文主要介绍一些在数字IC面试过程中可能遇到的面试手撕代码题，本文将持续更新。主要内容固定优先级仲裁器及轮询仲裁器参考资料： 仲裁器设计（一） -- Fixed Priority Arbiter 仲裁器设计（二）-- Round Robin Arbiter 轮询仲裁器设计同步FIFO与异步FIFO的设计参考资料： 同步FIFO与异步FIFO的基本原理 同步FIFO的Verilo...

引言 在前面的文章中，我们已经对FIFO的基本设计思路做了简单的介绍，并且对异步FIFO进行了简单的Verilog实现，具体介绍见链接：同步FIFO与异步FIFO的基本原理，异步FIFO的Verilog实现，下面我们基于如前所述的FIFO基本原理，利用Verilog代码对同步FIFO进行了一个简单的代码实现，并进行了简单的仿真测试。1、实现过程 同步FIFO的设计过程中主要有如下几个注意事项：FIFO深度的计算 FIFO满空标志的产生 解决好如上所述的几个问题后...

引言 异步FIFO在如跨时钟域传输等很多应用场合具有很广泛的应用，前面我们已经对异步FIFO的基本设计思路做了简单的介绍，具体介绍见链接：同步FIFO与异步FIFO的基本原理，下面我们基于如前所述的异步FIFO基本原理，利用Verilog代码对异步FIFO进行了一个简单的代码实现，并进行了简单的仿真测试。1、实现过程 异步FIFO的设计过程中主要有如下几个注意事项：FIFO深度的计算 FIFO满空标志的产生 FIFO中读写时钟域地址的传递 解决好如上所述的...

引言 本次列举几个典型的数字IC设计中的笔试面试题，仅做分享，有的题没做解答，请各位有好的解答的回复在评论区。题目欢迎各位给出解答，谢谢！

引言 FPGA的时序约束是非常重要的，它在FPGA的综合和实现过程中扮演了一个非常重要的角色。最近在公众号中看到了一系列关于FPGA时序约束相关的内容，觉得写的非常好，非常全面，深入浅出地介绍了有关于时序约束相关的理论知识，非常值得我们学习，现分享给大家。建立与保持时间时序路径与时序模型I/O约束时钟周期约束两种时序例外XDC约束优先级致谢 以上内容来自如下图所示的公众号，类容写的非常好，质量非常高，希望大家可以去多多关注他。...

引言 恒模算法（Constant modulus algorithm：CMA）作为一种信道自适应均衡算法在通信与信号处理领域具有很好的应用潜力和前景。相较于RLS和LMS等其他自适应均衡器而言，CMA不需要训练序列，极大的节省了通信带宽资源，可以有效地滤除信道噪声，获取更好的通信质量。本文针对CMA盲均衡算法进行了理论分析，Matlab仿真和FPGA实现。1、理论分析 在前面的博文中我们对常见的几种MIMO均衡算法（CMA,LMS,RLS）理论进行了详细介绍，这里不...

引言 最小均方误差算法（LMS）作为一种自适应均衡和滤波算法，在通信与信号处理中具有广泛的应用，可以有效地滤除信道噪声，获取很好的通信质量。本文针对该算法进行了理论分析，Matlab仿真与FPGA实现。1、理论分析 在前面的博文中我们对常见的几种MIMO均衡算法（CMA,LMS,RLS）理论进行了详细介绍，这里不再赘述，见链接：MIMO均衡算法（CMA,LMS,RLS）原理介绍 这里主要介绍一下LMS算法的主要流程：初始化滤波器长度，权值，遗忘因子 ...

引言 混沌作为一种非线性动力学过程，对初始状态具有高度敏感性，且不可预知，是一种天然的物理密码。因此在密码学，随机数产生，保密通信及图像加密领域具有广泛的应用。本文基于最基本的Lorenz混沌系统实现了图像加密，并利用Matlab演示了这一加密和解密过程。1、Lorenz混沌系统原理 一个混沌系统可以由一个微分方程或微分方程组进行表示，我们对这个微分方程或微分方程组进行求解就可以求得相应的混沌序列，一个Lorenz混沌系统可以简单由如下图所示的微分方程组进行表示。...

引言 卷积码是一种信道纠错编码，在通信中具有广泛的应用。在发送端根据生成多项式进行卷积码编码，在接收端根据维特比（Viterbi）译码算法进行译码，能够有效抵抗信道噪声的影响，在误码率门限之下可以对传输过程中发生的突发错误进行纠错。1、编码及译码算法的基本原理卷积码编码 卷积码是一种纠错编码，它将输入的k个信息比特编成n个比特输出，特别适合以串行形式进行传输，时延小。卷积码编码器的一般形式如下图所示。 如下图所示为k=1时的编码框图，k=1也是最常用的一种...

本次给大家介绍一个非常有意思的Verilog编程题，题目描述如下图:这道题主要考察了计数器相关的知识，对逻辑能力要求比较严格，解答如下：module top_module( input clk, input reset, input ena, output pm, output reg[7:0] hh, output reg[7:0] mm, output reg[7:0] ss); always @(posedge clk)b

FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 作用： FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集， 另一端是计算...

引言 快速傅里叶变换或反变换（FFT/IFFT）是一种重要的信号分析方法，在各种如图像处理，通信及信号处理等工程领域具有非常重要的应用，因此研究其工程实现具有非常重要的意义。Xilinx公司在Vivado开发工具中提供了FFT/IFFT的 IP核，供开发人员很方便的调用和使用，因此，本文主要对Vivado中的Xilinx FFT/IFFT IP核使用流程展开详细介绍。1、FFT/IFFT IP核的创建 在使用FFT/IFFT IP核之前，需要在Vivado软件中进行创建...

引言 FIR（Finite Impulse Response）滤波器全称是有限脉冲响应数字滤波器。数字滤波器正日益成长为一种重要的DSP运算，并迅速地取代了传统的模拟滤波器，在通信，信号处理等领域具有广泛的应用。FIR数字滤波器通常只需要采用直接的计算机规范和算法进行设计，而传统的模拟滤波器需要复杂的电路设计流程，相比而言，数字滤波器的设计更为简单，应用更为方便，受到了行业研究和应用人员的青睐。1、FIR滤波器理论简介 带有常系数的FIR滤波器是一种线性时不变（LTI）数字滤波器...

1、边沿检测（实现对信号上升沿或下降沿进行检测）//上升沿检测`timescale 1ns/1psmodule edge_detect( //system signals input clk , input rst_n , input edge_signal , output pulse);reg edge_reg0;reg edge_reg1;always @(posedge clk or negedge rst_n) begin

引言 由于在对FPGA进行编程时，当出现问题时，免不了要对内部信号进行一些监测和调试，以找出问题所在并加以解决，本文主要介绍在Vivado平台下如何利用集成逻辑分析仪（ILA）进行在线调试。调试的例子是利用串口通信连续发送0-255这256个数据。具体操作步骤建立工程（建立工程的基本操作在这里就不详细介绍了，按照一般建立工程的操作进行即可） Creat Project->工程命名->选择工程存放路径->选择目标器件->添加源文件->添加测试...

引言 在RTL设计中，很多情况下需要编写很多结构相同但参数不同的语句，或者要对一个模块进行多次实例化，这时如果在参数量很大的的情况下，机械的列举就会显得代码很冗余，所以Verilog则提供了generate语句来很方便地解决了这个问题。实例 在这个实例中，我们利用generate语句演示了如何用一位全加器来实现100位串行进位全加器。 1位全加器:module fulladd(input a, input b, ...

引言 UART串口通信协议，全称叫做通用异步收发传输器（Universal Asynchronous Receiver/Transmitter)，通常称作UART。UART是异步通信，它只需要一根线就可以进行数据的通信。1、基本概念波特率：指每秒传输的bit位数(bit)。一般波特率都会有9600,15200等选项。 起始位：先发出一个逻辑”0”信号，表示传输字符的开始。 数据位：可以是5~8位逻辑”0”或”1”。如ASCII码（7位），扩展BCD码（8位）。一般情况下都选择8位而...

引言 在FPGA定点数字信号处理技巧（一）中，我们主要介绍了FPGA进行小数处理的流程，但对小数进行Qn编码后的具体量化方法没有展开介绍，本文主要围绕Matlab提供的内置量化函数来展开介绍小数定点量化为整数的几种方法。1、Matlab量化函数 在Matlab中提供了专门的量化方法，quantize（）量化函数及应用方法如下。% 设置量化器，[15,12]表示总位数位15位，小数位位12位，则整数位为15-12=3位Q = quantizer('mode','fi...

引言 序列检测器用于检测输入数据码流中是否存在特定序列，如果存在则输出1，不存在则输出0。本博文主要介绍在笔试面试题中比较常见的序列检测器的Verilog实现，检测输入数据码流中是否存在10010序列，存在则结果输出为1，不存在则结果输出为0。1、状态转移图 在对一个序列检测器进行RTL描述之前，首先需要将这个序列检测器的状态转移图搞清楚并画出来，然后根据状态转移图来进行RTL描述，本文所描述的状态转移图如下图所示。2、RTL描述 根据节1所述的状...