【Verilog HDL】4选1数据选择器

最新推荐文章于 2024-05-20 14:42:14 发布

炼金怪z

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源代码

module mux_4_1(
 a,b,c,d,s0,s1,s2,s3,y
);
input wire a,b,c,d,s0,s1,s2,s3;
output reg y;
always @(s0,s1,s2,s3)begin
	case({s0,s1,s2,s3})
		4'b0001:y<=a;
		4'b0010:y<=b;
		4'b0100:y<=c;
		4'b1000:y<=d;
		default:y<=1'b0;
	endcase  
end 
endmodule

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源代码module mux_4_1( a,b,c,d,s0,s1,s2,s3,y);input wire a,b,c,d,s0,s1,s2,s3;output reg y;always @(s0,s1,s2,s3)begin case({s0,s1,s2,s3}) 4'b0001:y<=a; 4'b0010:y<=b; 4'b0100:y<=c; 4'b1000:y<=d; default:y<=1'b0; endcase end en
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