一生一芯
文章平均质量分 70
一生一芯项目学习记录
战术摸鱼大师
啥都会点,啥都一般
展开
-
Electronic design study note(unit two,vector)
e.g.原创 2023-09-14 19:01:56 · 71 阅读 · 1 评论 -
Verilog入门--仿真和验证
推荐调试方法:使用仿真器完成仿真后生成fsdb波形,然后使用verdi进行查看波形与调试【Verdi功能非常强大】各家的波形文件不互通,但是都可以由VCD文件转化。原创 2023-09-02 17:10:22 · 189 阅读 · 0 评论 -
Verilog入门-设计方法
因为这里使用的是非阻塞赋值,“<=”,这意味着计算过后不会直接对f进行更新,而是整个always块完成后才对f进行更新,这个时间内同步进行的第二个always内的f是上个周期的f值,第一个结果Q用了两个周期【因为第一个周期f是没有意义的,第二个DFF没有出现结果,第二个周期的时候第二个DFF中的f才是第一个周期的结果f】,但是之后便可以每个周期就更新一个结果。在运行的同时进行取指,从原来的取指,运行,再取指,变为取指,运行的同时下一级同时进行取指,以减少取指的延迟。【大致原理,实际上并不只是这样】原创 2023-09-02 15:20:24 · 31 阅读 · 0 评论 -
Verilog入门-语法和变量
本文章为B站UP主 讲芯片的邱老师 教程视频学习笔记,原创 2023-09-02 14:26:55 · 54 阅读 · 0 评论 -
Verilog入门-电路设计的角度
Verilog的定位是电路描述语言,不是编程语言,是用来描述电路的,因此我们需要先心中有电路,然后再使用Verilog来表达出来。整个电路称为一个design,每个部分模块的定义部分称为reference,复制出来的模块称为cell,其中的wire称为net。Verilog作为一种HDL语言,和编程语言相比,最显著的特征在于具备硬件设计的基本概念,原创 2023-09-02 10:22:11 · 44 阅读 · 0 评论 -
Electronic design study notes(unit one,basic knowledge)
【代码】Digital Design study notes(unit one,basic knowledge)原创 2023-09-01 11:41:05 · 27 阅读 · 0 评论 -
RISC-V发展历史
X86是负责指令集架构,ARM和RISC-V都属于精简指令集架构,ARM架构起源于1983年,比RISC架构(RISC:精简指令集是加州大学伯克利分校教授Dacid Patterson在70年代提出的,是一种指令集设计理念,不是一个具体的指令集,RISC-I是具体的指令集)还晚一些。RISC-V与其他商用指令集相比,从复杂性来说,RISC-V更加简洁,RISC-V和ARM都是精简指令集架构,RISC-V发展较短,没有向后兼容的历史包袱,RISC-V的规范文档只有145页,其他两个都是上千页。原创 2023-08-31 20:18:14 · 649 阅读 · 0 评论