Verilog入门-电路设计的角度

Verilog的定位

Verilog的定位是电路描述语言，不是编程语言，是用来描述电路的，因此我们需要先心中有电路，然后再使用Verilog来表达出来
整个电路称为一个design，每个部分模块的定义部分称为reference，复制出来的模块称为cell，其中的wire称为net

Verilog作为一种HDL语言，和编程语言相比，最显著的特征在于具备硬件设计的基本概念，

• 互连：与编程语言中的变量之间的变化不同，Verilog中的等号代表的并不是两个变量的赋值，而是两个port或者两个变量之间的相连
• 并发：Verilog可以更有效地描述并行的硬件系统，Verilog的module中的所有描述语句都是并行发生的，比如给两个output port赋值为1，无论写代码的时候哪个port在先，最终执行的时候两个是同时运行，同时赋值1的。而在begin…end之间的语句是顺序执行的
• 时间：Verilog中定义了绝对和相对的时间度量，可综合操作符具有物理延迟特性，能够有效模拟实际电路中的物理延迟。
• module：Verilog中的每一个module都代表了一个电路模块，所以Verilog中不能像编程语言一样，随便定义一个函数然后调用，Verilog项目整体是结构非常清晰的，每一个模块负责所要实现的逻辑操作，需要用到什么逻辑操作就添加相应的模块，所有的功能都是通过基础的逻辑门来实现，一层套一层，以达到用最基础的逻辑门实现整个电路的目的。
  e.g.:

module top(
	input one,
	output two,
	output three,
	assign four
);
assign two = one;
assign three = one; // 并行
begin  /begin內部的两个if是串行的:
	if()
	if()
end
assign four = one; //也是并行的，跟上面的assign和begin end是并行的
endmodule