数字时钟——FPGA

最新推荐文章于 2023-03-29 23:03:57 发布
最新推荐文章于 2023-03-29 23:03:57 发布
阅读量2.4k 收藏 57
点赞数 4
文章标签： fpga
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_46076656/article/details/117384159
版权

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

 

 

设计要求

用FPGA实现一个数字时钟——用veirlog语言

一、如何分频（即生成想要频率的时钟信号）？

  • 源时钟信号 clk 的频率为：f=50MHz
  • 假设想要得到时钟信号 clk_1 频率为：f1
  • 用一个寄存器变量 count 记录 clk 的 x 个时钟上升沿
  • 此时，clk 进行了 x 个周期
  • 令 clk_1 反转（即clk_1<=~clk_1）,相当于 clk_1 进行了二分之一个周期
  • 所以可以得出： x=f/(2*f1)

二、利用视觉暂留

来自百科：物体在快速运动时, 当人眼所看到的影像消失后，人眼仍能继续保留其影像0.1-0.4秒左右的图像，这种现象被称为视觉暂留现象。是人眼具有的一种性质。人眼观看物体时，成像于视网膜上，并由视神经输入人脑，感觉到物体的像。但当物体移去时，视神经对物体的印象不会立即消失，而要延续0.1 -0.4秒的时间，人眼的这种性质被称为"眼睛的视觉暂留"。

也就是说，只要使FPGA上的六个数码管轮流亮起（并且同一个数码管亮起的时间间隔小于视觉暂留时间），就可以实现“动态”。

三、数码管显示数字原理

 


其中，高位到低位依次是：DP_G F E _D C B A， 共阴极数码管——输入为高电平亮！

下图为，共阴极数码管的编码表

共阴极数码管的编码表

 

四、设计流程

  1. 所需端口以及变量定义 
    input clk;   //系统时钟频率50MHz
output [5:0]wei;    //片选数码管
output [7:0]duan;   //段选发光二极管
reg[5:0]wei;
reg[7:0]duan;

integer count;  //计数实现1Hz的时钟clk_1hz
reg clk_1hz;    //计时时钟
integer count2; //计数实现扫描时钟clk_scan->利用视觉暂留实现动态
reg clk_scan;  //扫描时钟
reg [2:0]select;   //用于扫描时选择显示位码

reg[3:0]sec_ge;     //秒的个位BCD码 0~9
reg[2:0]sec_shi;    //秒的十位BCD码 0~5
reg[3:0]min_ge;     //分的个位BCD码 0~9
reg[2:0]min_shi;    //分的十位BCD码 0~5
//reg[1:0]hour_ge;    //时的个位 0~3
reg[3:0] hour_ge;   //时的十位 0~9  (也表达0~3)
reg[1:0]hour_shi;   //时的十位 0~2

     

  2. 产生频率为1的累计时钟信号 
    //生成1Hz的时钟clk_1hz
always@(posedge clk)
begin
    if(count==25000000)
        begin
            count<=0;
            clk_1hz<=~clk_1hz;
        end
    else
        count<=count+1'b1;   
end

     

  3. 秒、分、时 各个位数的累加
    用Draw.io画的秒时分各位累加流程图 
    //秒、分、时 各个位数的累加
always @(posedge clk_1hz)//秒分时各位累加功能进程
begin
    if(sec_ge==4'b1001)   //秒的个位等于9
    begin
             sec_ge<=4'b0000;
             if(sec_shi==3'b101)  //秒的十位等于5
             begin
                     sec_shi<=3'b000;
                     if(min_ge==4'b1001)    //分的个位等于9
                     begin
                            min_ge<=4'b0000;
                            if(min_shi==3'b101)     //分的十位等于5
                            begin
                                min_shi<=3'b000;
                                if(hour_shi==2'b00)     //时的十位等于0
                                begin
                                     if(hour_ge==4'b1001)       //时的个位等于9
                                        begin
                                            hour_ge<=0;
                                            hour_shi<=hour_shi+1'b1;
                                        end
                                     else 
                                         hour_ge<=hour_ge+1'b1;                                  
                                end
                                else
                                    if(hour_shi==2'b01)     //判断 时的十位等于1
                                    begin
                                        if(hour_ge==4'b1001)       //判断 时的十位等于9
                                        begin
                                            hour_ge<=0;
                                            hour_shi<=hour_shi+1'b1;
                                        end
                                    end
                                    else    //时的十位不等于0，也不等于1， 即等于2
                                        if(hour_ge==4'b0011)        //判断 时的个位等于3
                                        begin
                                            hour_ge<=0;
                                            hour_shi<=0;
                                        end
                                        else
                                            hour_ge<=hour_ge+1'b1;
                            end
                            else
                                min_shi<=min_shi+1'b1;
                     end
                     else
                        min_ge<=min_ge+1'b1;
             end
             else
                 sec_shi<=sec_shi+1'b1;
    end
      
    else
     sec_ge<=sec_ge+1'b1;
end

     

  4. 产生数码管扫描时钟信号 
    //产生数码管扫描时钟
always @(posedge clk)
begin
   if(count2==10000)
   //if(count2==25000000) //测试视觉暂留
     begin
     count2<=0;
     clk_scan<=~clk_scan;
     end
   else
     count2<=count2+1;
end

     

  5. 扫描时实现片选，以便利用视觉暂留 
    //扫描时实现片选   视觉暂留
always @(posedge clk_scan)
 begin 
     if(select==3'b110)
     select<=3'b000;
     else
     select<=select+1'b1;
     
 end

     

  6. 显示数字（注意分隔点DP的点亮与否） 
    //显示数字
always @(sec_ge or sec_shi or min_ge or min_shi or hour_ge or hour_shi or select)//敏感信号列表
 begin 
   if(select==3'b001)
   begin
   wei<=6'b111110;//秒个位数显示      不显示点
   case(sec_ge)
       4'b0000:begin duan<=8'b0_011_1111;end     // 显示0
       4'b0001:begin duan<=8'b0_000_0110;end     // 显示1
       4'b0010:begin duan<=8'b0_101_1011;end     // 显示2
       4'b0011:begin duan<=8'b0_100_1111;end     // 显示3
       4'b0100:begin duan<=8'b0_110_0110;end     // 显示4
       4'b0101:begin duan<=8'b0_110_1101;end     // 显示5
       4'b0110:begin duan<=8'b0_111_1101;end     // 显示6
       4'b0111:begin duan<=8'b0_000_0111;end     // 显示7
       4'b1000:begin duan<=8'b0_111_1111;end     // 显示8
       4'b1001:begin duan<=8'b0_110_1111;end     // 显示9
       default duan<=8'bx;
   endcase
   end
   
   else if(select==3'b010)
   begin
   wei<=6'b111101;//秒十位数显示      不显示点
   case(sec_shi)
       3'b000:duan<=8'b0_011_1111;     // 显示0
       3'b001:duan<=8'b0_000_0110;     // 显示1
       3'b010:duan<=8'b0_101_1011;     // 显示2
       3'b011:duan<=8'b0_100_1111;     // 显示3
       3'b100:duan<=8'b0_110_0110;     // 显示4
       3'b101:duan<=8'b0_110_1101;     // 显示5
       //3'b110:duan<=8'b1111_1101;     // 显示6
       default duan<=8'bx;
   endcase
   end
   
   else if(select==3'b011)
   begin
   wei<=6'b111011;//分钟个位数显示数字   显示点
   case(min_ge)
      4'b0000:begin duan<=8'b1_011_1111;end     // 显示0
      4'b0001:begin duan<=8'b1_000_0110;end     // 显示1
      4'b0010:begin duan<=8'b1_101_1011;end     // 显示2
      4'b0011:begin duan<=8'b1_100_1111;end     // 显示3
      4'b0100:begin duan<=8'b1_110_0110;end     // 显示4
      4'b0101:begin duan<=8'b1_110_1101;end     // 显示5
      4'b0110:begin duan<=8'b1_111_1101;end     // 显示6
      4'b0111:begin duan<=8'b1_000_0111;end     // 显示7
      4'b1000:begin duan<=8'b1_111_1111;end     // 显示8
      4'b1001:begin duan<=8'b1_110_1111;end     // 显示9
      default duan<=8'bx;
   endcase
   end
   
   else if(select==3'b100)
   begin
   wei<=6'b110111;//分钟十位数显示     不显示点
   case(min_shi)
          3'b000:duan<=8'b0_011_1111;     // 显示0
          3'b001:duan<=8'b0_000_0110;     // 显示1
          3'b010:duan<=8'b0_101_1011;     // 显示2
          3'b011:duan<=8'b0_100_1111;     // 显示3
          3'b100:duan<=8'b0_110_0110;     // 显示4
          3'b101:duan<=8'b0_110_1101;     // 显示5
          //3'b110:duan<=8'b1111_1101;     // 显示6
          default duan<=8'bx;
   endcase
   end
   
   else if(select==3'b101)
   begin
   wei<=6'b101111;//时钟个位数显示     显示点
   case(hour_ge)
      4'b0000:begin duan<=8'b1_011_1111;end     // 显示0
      4'b0001:begin duan<=8'b1_000_0110;end     // 显示1
      4'b0010:begin duan<=8'b1_101_1011;end     // 显示2
      4'b0011:begin duan<=8'b1_100_1111;end     // 显示3
      4'b0100:begin duan<=8'b1_110_0110;end     // 显示4
      4'b0101:begin duan<=8'b1_110_1101;end     // 显示5
      4'b0110:begin duan<=8'b1_111_1101;end     // 显示6
      4'b0111:begin duan<=8'b1_000_0111;end     // 显示7
      4'b1000:begin duan<=8'b1_111_1111;end     // 显示8
      4'b1001:begin duan<=8'b1_110_1111;end     // 显示9
      default duan<=8'bx;
   endcase
   end
   
   else 
   begin
   wei<=6'b011111;//时钟十位数显示     不显示点
   case(hour_shi)
       3'b000:duan<=8'b0_011_1111;     // 显示0
       3'b001:duan<=8'b0_000_0110;     // 显示1
       3'b010:duan<=8'b0_101_1011;     // 显示2
       default duan<=8'bx;
   endcase
   end
end

     

五、板上实现

 

 

补充：初始化数据——测试功能是否完善

//初始化:从 23 ：59 ：54 开始计时，测试功能
initial
begin
    hour_shi<=2;
    hour_ge<=3;
    min_shi<=5;
    min_ge<=9;
    sec_shi<=5;
    sec_ge<=4;
end

 

 

 

总结

 

laughinghaha9527
关注
  • 4
    点赞
  • 踩
  • 57
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
FPGA实现的数字时钟
08-18
经过一段时间的学习，自己写的FPGA实现的数字时钟，已经验证过了
基于FPGA数字时钟的设计（VHDL代码）
02-18
采用VHDL语言编写的数字时钟主要可以实现以下功能 （1）通电后从“00：00：00：00”开始显示，采用24小时制进行时间显示； （2）设计复位开关和启停开关，复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备； （3）具有倒计时功能。
FPGA课程设计——数字电子时钟VERILOG（闹钟，校时可校时，可设闹钟，闹钟开关，led指示）
05-20
FPGA课程设计——数字电子时钟VERILOG（基于正点原子新起点开发板，支持8位或6位共阳极数码管显示时分秒毫秒，可校时，可设闹钟，闹钟开关，led指示） 本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）； 2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位； 3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音； 4、通过按键设置闹钟功能，且自动停闹和手动操作停闹； 5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。 详情请见课程设计专栏博文
DigitalClock.rar_FPGA实现数字钟_digitalclock_简易数字钟
07-14
实现一个简易的数字钟，使用VHDL语言，适合新手学习。
FPGA实现多功能数字钟（Verilog）.rar
06-15
使用Verilog实现的多功能数字钟（时钟，闹钟（设置、闹钟音乐）、整点报时、秒表、数码管显示），包含所有的rtl主体代码，和testbench仿真代码。以及使用的fpga驱动beep演奏音乐的原理
FPGA知识积累【1】
qq_38502780的博客
01-13 604
目录1.同步异步逻辑2.同步异步电路3.时序设计4.建立时间和保持时间5.触发器为什么要满足两个时间6.亚稳态 1.同步异步逻辑 同步逻辑：与时钟之间有固定的关系的逻辑。 特点：当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入有无变化，状态表中的每个状态都是稳定的。（某些时钟触发的触发器） 异步逻辑：与时钟之间没有固定的关系的逻辑。 特点：电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。（复位按键） 2.同步异步电路 和上面的同步异步逻辑类似
FPGA中串口通信的时钟频率和波特率计数
FPGA/MATLAB学习教程/源码/项目合作开发
08-08 6459
波特率bandrate,指的是串口通信的速率，即串口通信时每秒钟可以传输多少个二进制位。比如每秒钟可以传输9600个二进制（传输一个二进制位需要的时间是1/9600秒），波特率就是9600。串口的通信波特率不能随意设定，这是由于：第一，通信双方必须事先设定相同的波特率这样才能成功通信，如果发送方个接受方按照不同的波特率通信则根本收不到，因此波特率最好是大家熟知的而不是随意指定。第二：常用的波特率经过了长久的发展，就形成了共识，常用的就是9600或者115200。...
FPGA参数定义 reg&wire 详解
居安士的博客
03-08 6934
Verilog输入输出定义，例化定义，仿真定义三种情况下的参数定义写reg还是wire
FPGA基础知识
erpao的博客
03-29 322
FPGA常用知识汇总
FPGA：20K的时钟频率
m0_46830519的博客
07-12 506
20KHZ
基于FPGA的数字时钟实现
03-06
基于FPGA的数字时钟实现：有校时、闹钟响铃等功能。用开发板具体功能可实现。开发板型号ALINX
利用vivado实现FPGA的数字时钟.zip
05-17
在xilinx板子上实现，有闹钟和时钟的时分秒设置，以及最终闹铃的alarm输出。 利用三个子模块alarm，clock，control，以及一个顶模块实现，包含代码说明，实验报告和实现视频。
FPGA课程设计 实时时钟设计
03-03
电子时钟主要是利用电子技术将时钟电子化、数字化，拥有时钟精确、体积小、界面友好、可扩展性能强等特点，被广泛应用于生活和工作当中。FPGA——现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步...
基于小脚丫（FPGA开发板）和Nokia5110（液晶屏）的数字时钟设计-电路方案
04-22
该设计是基于小脚丫FPGA开发板和Nokia5110液晶屏的简单数字时钟，可以方便的调节时间，这里提供详细的设计框图、硬件连接、和设计源码，如果自己有兴趣还可以在此基础上添加日历、定时、秒表等功能。 数字时钟功能...
FPGA的跨时钟域信号处理——专用握手信号
07-20
在逻辑设计领域，只涉及单个时钟域的设计并...尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。
开源项目——多功能数字时钟 verilog hdl
10-14
本实例用verilog hdl编写，能实现日前的显示，时钟的显示，跑表，功能强大，通过FPGA开发板测试并能正常工作。 文件包括全部工程文件。
FPGA-Verilog多功能数字时钟
热门推荐
qr_ljj的博客
05-13 4万+
一．数字时钟设计1.硬件资源：共阴极数码管一块，FPGA开发板一块（EP4CE40F23C8）；2. 开发板资源：3颗独立按键，数码管接口；3. 功能设计：三种功能：a.时钟功能；b.校时功能；4. 按键功能设计：按键调整数字时钟分钟显示；1．数字时钟顶层模块RTL视图1） 说明：这个为数字时钟的顶层模块，按键消抖模块xd，计数模块分秒CNT59，时CNT24，数码管显示sz，时间模块div;2）...
数字电子时钟
粟米茶
05-07 2万+
数字时钟是一种用数字电路技术实现时、分、秒的计时装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到广泛的使用。 数字钟从原理上讲的是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字时钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。本课程设计通过...
基于FPGA的数字时钟（使用vivado）
guanchunwk的博客
05-31 9078
基于FPGA的数字时钟（使用vivado） 使用两个四位数码管，可以实现时钟分钟秒钟显示，高两位设置不显示。 原件选择 换了一个新开发板，nexys4ddr，资料不多，最多使用的就是一本英文Reference Manual， ...
fpga数字时钟全部代码
最新发布
09-14
当您提到"FPGA数字时钟的全部代码"时，我假设您希望获取一个完整的FPGA数字时钟的设计，包括硬件描述语言（HDL）代码和约束文件。 下面是一个简单的FPGA数字时钟的VHDL代码示例： ```vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity DigitalClock is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; seconds : out STD_LOGIC_VECTOR (5 downto 0); minutes : out STD_LOGIC_VECTOR (5 downto 0); hours : out STD_LOGIC_VECTOR (4 downto 0)); end DigitalClock; architecture Behavioral of DigitalClock is signal sec_count : integer range 0 to 59 := 0; signal min_count : integer range 0 to 59 := 0; signal hour_count : integer range 0 to 23 := 0; begin process(clk, reset) begin if reset = '1' then sec_count <= 0; min_count <= 0; hour_count <= 0; elsif rising_edge(clk) then if sec_count = 59 then sec_count <= 0; if min_count = 59 then min_count <= 0; if hour_count = 23 then hour_count <= 0; else hour_count <= hour_count + 1; end if; else min_count <= min_count + 1; end if; else sec_count <= sec_count + 1; end if; end if; end process; seconds <= std_logic_vector(to_unsigned(sec_count, 6)); minutes <= std_logic_vector(to_unsigned(min_count, 6)); hours <= std_logic_vector(to_unsigned(hour_count, 5)); end Behavioral; ``` 请注意，这只是一个简单的示例，仅提供了最基本的时钟功能。根据您的需求，您可能需要添加其他功能或修改现有代码。 另外，您还需要在FPGA开发工具中提供约束文件，以将输入输出引脚映射到FPGA器件上的实际引脚。以下是一个简单的约束文件示例（假设使用Xilinx Vivado工具）： ``` set_property PACKAGE_PIN pin_number [get_ports clk] set_property IOSTANDARD standard [get_ports clk] set_property PACKAGE_PIN pin_number [get_ports reset] set_property IOSTANDARD standard [get_ports reset] set_property PACKAGE_PIN pin_number [get_ports seconds] set_property IOSTANDARD standard [get_ports seconds] set_property PACKAGE_PIN pin_number [get_ports minutes] set_property IOSTANDARD standard [get_ports minutes] set_property PACKAGE_PIN pin_number [get_ports hours] set_property IOSTANDARD standard [get_ports hours] ``` 请将上述代码中的`pin_number`替换为实际的引脚号，并根据需要为时钟、复位和输出信号选择正确的`IOSTANDARD`。 请注意，这只是一个简单的示例，实际设计可能因所使用的FPGA器件和开发工具而有所不同。在进行更复杂的设计时，还可能需要考虑时钟域、时序约束、时钟分频等方面的问题。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值