基于Quartus件完成一个1位全加器的设计

基于Quartus件完成一个1位全加器的设计，分别采用：1）原理图输入 以及 2）Verilog编程 这两种设计方法。开发板基于Intel DE2-115。

在此基础上，用原理图以及Verilog 编程两种方式，完成4位全加器的设计，对比二者生成的 RTL差别；使用modelsim验证逻辑设计的正确性，并在DE2-115开发板上实际验证。

1位全加器可以用两个半加器及一个或门连接而成， 因此需要先完成半加器的设计。 下面将给出使用原理图输入的方法进行底层元件设计和层次化设计的主要步骤。
一，半加器设计
一，建立工程，

创建工程过程（

启动 Quartus II 软件，选择File->New Project Wizard，在出现的界面下先Next，填写工程的路径和名称，然后接着Next，直到出现下面界面并进行相应操作。接着一路Next，直到Finish，完成工程的创建。

此时界面上会出现顶层文件名和项目名：

绘制过程实现

首先选择File->New，进入后选择Block Diagram/Schematic File

选择元件

添加输入输出，完成效果

保存文件，并且编译

选择菜单File——Save As，选择刚才建好的目录，F/fpag/halfadder/bdf,将已设计好的原理图文件取名为:halfadder.bdf(注 意默认的后缀是.bdf)，并存盘在此文件夹内.

点击编译

发现没有问题

通过tool->Netlist Viewers->RTL Viewer,查看电路图