对FIFO IP的仿真（12）

`timescale 1ns / 1ns
///
//fifo是一种存储器，一般做数据缓冲
//fifo和ram的不同之处：fifo没有地址，不能任意指定读取某一个数据，数据只能先入先出
module V_FIFO(sys_clk_n,sys_clk_p,rst_n);//本次实验只做仿真来验证FIFO的功能
input sys_clk_n;//
input sys_clk_p;
input rst_n;
parameter MAX=256;
parameter RD_START=128;
reg wr_flag;//写数据指示信号
reg wr_en;//写fifo指示信号
reg [7:0] wr_cnt;//写fifo计数器
reg [7:0] wr_data;//写fifo数据
reg rd_start;
reg rd_en;
wire [7:0] rd_data;
wire empty;//空信号
wire full;//满信号
wire clk;//FPGA内部时钟

wire add_wr_cnt;
wire end_wr_cnt;
//差分信号输入缓冲器  真值表 00,11-no charge 01-0 10-1
IBUFDS input_clock(
.O(clk),
.I(sys_clk_p),
.IB(sys_clk_n)
);

always @(posedge clk or negedge rst_n) begin
 if (!rst_n) begin
  wr_flag<=1'b1;
 end
 else if (wr_cnt==MAX-1 && wr_flag==1) begin//刚好写满了
  wr_flag<=1'b0;
 end
 else if (empty) begin
  wr_flag<=1'b1;
 end
 else begin
  wr_flag<=wr_flag;
 end
end
//等wr_flag信号来了 wr_en拉高
always @(posedge clk or negedge rst_n) begin
 if (!rst_n) begin
  wr_en<=0;
 end
 else begin
  wr_en<=wr_flag;
 end
end

always @(posedge clk or negedge rst_n) begin
 if (!rst_n) begin
  wr_cnt<='d0;
 end
 else if (add_wr_cnt) begin
  if (end_wr_cnt)
   wr_cnt<='d0;
  else
   wr_cnt<=wr_cnt+1'b1;
 end
 else begin
  wr_cnt<='d0;
 end
end
assign add_wr_cnt=wr_flag;
assign end_wr_cnt=(add_wr_cnt)&&(wr_cnt==MAX-1);
//假设写入fifo的数据就是wr_cnt打一拍
always @ (posedge clk or negedge rst_n) begin
 if (!rst_n) begin
  wr_data<='d0;
 end 
 else begin
  wr_data<=wr_cnt;
 end
end
//由时序图得出
always @(posedge clk or negedge rst_n) begin
 if(!rst_n) begin
  rd_start<=1'b0;
 end
 else if (wr_cnt==RD_START-1) begin
  rd_start<=1'b1;
 end
 else begin
  rd_start<=1'b0;
 end
end

always @ (posedge clk or negedge rst_n) begin
 if (!rst_n) begin
  rd_en<=1'b0;
 end
 else if (rd_start) begin
  rd_en<=1'b1;
 end
 else if (empty) begin
  rd_en<=1'b0;
 end
end

//always @(posedge clk or negedge rst_n) begin
// if (!rst_n) begin
//  rd_data<=0;
// end
// else if (rd_en) begin
//  rd_data<=

//调用fifo ip核
fifo_generator_0828 v_fifo(
  .wr_clk(clk),
  .rd_clk(clk),
  .din(wr_data),
  .wr_en(wr_en),
  .rd_en(rd_en),
  .dout(rd_data),
  .full(full),
  .empty(empty)
);

endmodule

`timescale 1ns / 1ns
//
module tb_fifo();
reg sys_clk_n;//
reg sys_clk_p;
reg rst_n;

V_FIFO tb_fifo(
.sys_clk_n(sys_clk_n),
.sys_clk_p(sys_clk_p),
.rst_n(rst_n)
);

initial begin
 sys_clk_p=1'b1;
 forever #5 sys_clk_p=~sys_clk_p;
end

initial begin
 sys_clk_n=1'b0;
 forever  #5   sys_clk_n=~sys_clk_n;
end
 
initial begin
 rst_n=1'b0;
 #15 rst_n=1'b1;
end

endmodule