verilog
文章平均质量分 53
梦里寻无花落
这个作者很懒,什么都没留下…
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hdlbites练习10
具有四个输入(a,b,c,d)的单输出数字系统在输入端出现2、7或15时生成逻辑-1,当0、1、4、5、6、9、10、13或14出现时产生逻辑-0。数字 3、8、11 和 12 的输入条件在此系统中永远不会出现。例如,7 对应于 a,b,c,d 分别设置为 0,1,1,1。以最低 SOP 形式确定输出out_sop,以最低 POS 形式确定输出out_pos。原创 2023-10-21 18:16:30 · 61 阅读 · 0 评论 -
hdlbites练习9
现在您知道如何构建一个完整的加法器,请创建它的 3 个实例来创建 3 位二进制纹波进位加法器。加法器将两个 3 位数字和一个进位数相加,产生 3 位和并执行。为了鼓励您实际实例化全加器,还要在纹波进位加法器中输出每个全加器的带出。假设您有两个 8 位 2 的补码数,a[7:0] 和 b[7:0]。加法器将两个 100 位数字和一个进位相加,以产生 100 位和并执行。创建一个完整的加法器。一个完整的加法器将三个位(包括进转)相加,并产生一个总和结转。半加法器添加两个位(没有结转)并产生总和结转。原创 2023-10-21 16:23:56 · 70 阅读 · 0 评论 -
hdlbites练习8
sel=0 应该选择 [3:0] 中的位,sel=1 选择[7:4] 中的位,sel=2 选择 [11:8] 中的位,依此类推。创建 1 位宽、256:1 多路复用器。sel=0 应该选择 in[0],sel=1 选择 in[1] 中的位,sel=2 选择[2] 中的位,依此类推。sel=0 选择 a,sel=1 选择 b,依此类推。对于未使用的情况(sel=9 到 15),将所有输出位设置为“1”。当 sel=0 时,选择 a。当 sel=1 时,选择 b。当 sel=1 时,选择 b。原创 2023-10-21 13:26:05 · 63 阅读 · 1 评论 -
hdlbites练习7
例如,out_both[2] 应指示 in[2] 和 in[3] 是否都是 1。由于in[3]的左边没有邻居,答案是显而易见的,所以我们不需要知道out_both[3]。例如,out_both[98] 应该指示 in[98] 和 in[99] 是否都是 1。由于in[99]的左边没有邻居,答案是显而易见的,所以我们不需要知道out_both[99]。例如,out_any[2] 应指示 in[2] 或 in[1] 是 1。例如,out_any[2] 应指示 in[2] 或 in[1] 是 1。原创 2023-10-20 22:22:56 · 39 阅读 · 1 评论 -
hdlbites练习6
给定四个无符号数字,找到最小值。无符号数字可以与标准比较运算符(a < b)进行比较。使用条件运算符制作双向最小电路,然后组合其中的几个以创建 4 路最小电路。您可能需要一些用于中间结果的线向量。原创 2023-10-19 12:03:37 · 35 阅读 · 0 评论 -
hdlbites练习5
【代码】hdlbites练习5。原创 2023-10-17 11:32:13 · 26 阅读 · 0 评论 -
hdlbites练习4
模块的层次结构是通过在另一个模块中实例化一个模块来创建的,只要使用的所有模块都属于同一个项目(因此编译器知道在哪里可以找到模块)。一个模块的代码不会写在另一个模块的主体中(不同模块的代码不嵌套)。原创 2023-10-15 19:23:00 · 52 阅读 · 1 评论 -
hdlbites练习2.1
有六个 5 位输入向量:a、b、c、d、e 和 f,总共 30 位输入。有四个 8 位输出向量:w、x、y 和 z,用于 32 位输出。给定五个 1 位信号(a、b、c、d 和 e),计算 25 位输出向量中的所有 25 个成对一比特比较。这需要连接符号位的 24 个副本(即复制位 [7] 24 次),后跟 8 位数字本身。构建一个组合电路,将输入半字(16 位,[15:0])拆分为较低的 [7:0] 和高部 [15:8] 字节。给定一个 8 位输入向量 [7:0],反转其位顺序。原创 2023-10-13 20:55:22 · 40 阅读 · 0 评论 -
hdlbites练习1.2
verilog里的wire是一种数据类型,用于连接模块中的不同部分。它可以传递信号,但不能存储值。wire通常用于连接模块中的输出和输入。原创 2023-10-13 19:21:57 · 38 阅读 · 0 评论 -
hdlbites练习1.1
本文初步进入verilog的学习,重点为assign语句原创 2023-10-13 18:40:58 · 33 阅读 · 0 评论