hdlbites练习10

module top_module(
    input a,
    input b,
    input c,
    output out  ); 

    assign out = (a|b|c);
endmodule

module top_module(
    input a,
    input b,
    input c,
    input d,
    output out  ); 

    assign out = (~(c|b))|(~(a|d))|(a&c&d)|(b&(~a)&c);
    
endmodule

module top_module(
    input a,
    input b,
    input c,
    input d,
    output out  ); 
    
    assign out = a | (!b & c);

endmodule

module top_module(
    input a,
    input b,
    input c,
    input d,
    output out  ); 
    
    assign out = (~a&b&~c&~d) | (a&~b&~c&~d) | (~a&~b&~c&d) |  (a&b&~c&d) |  (~a&b&c&d) |  (a&~b&c&d) |  (~a&~b&c&~d) |  (a&b&c&~d);

endmodule

具有四个输入（a，b，c，d）的单输出数字系统在输入端出现2、7或15时生成逻辑-1，当0、1、4、5、6、9、10、13或14出现时产生逻辑-0。数字 3、8、11 和 12 的输入条件在此系统中永远不会出现。例如，7 对应于 a，b，c，d 分别设置为 0,1,1,1。

以最低 SOP 形式确定输出out_sop，以最低 POS 形式确定输出out_pos。

module top_module (
    input a,
    input b,
    input c,
    input d,
    output out_sop,
    output out_pos
); 

    assign out_sop = (c&d) | (~a&~b&c&~d);
    assign out_pos = (c&~b&~a) | (c&d&~a) | (c&d&b);

endmodule

module top_module (
    input [4:1] x, 
    output f );

    assign f = (~x[1] & x[3]) |(x[2] & ~x[3] & x[4]);
    
endmodule

module top_module (
    input [4:1] x,
    output f
); 

    assign f = (~x[1] & x[3]) | (x[1]&x[2]&x[3]&x[4]) | (x[1] &~x[2] &~x[4]) | (~x[1] & ~x[2] & ~x[3] & ~x[4]);

endmodule

module top_module (
    input c,
    input d,
    output [3:0] mux_in
); 

    
    always@*
        begin
           
            case({c,d})
            2'b00: mux_in = 4'b0100;
        	2'b01: mux_in = 4'b0001;
       	 	2'b11: mux_in = 4'b1001;
        	2'b10: mux_in = 4'b0101;
                   endcase
        end
endmodule