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FPGA
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有点傻的小可爱
这个人有点傻,但很可爱。所以我是小傻呀!
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vivado 生成网表文件
例如:write_edif -security_mode all D:/CHENFANG/ldpc23/Net_List/LDPC_encoder.edf。例如:write_verilog -mode synth_stub D:/CHENFANG/ldpc23/Net_List/LDPC_encoder.v。以上是模块包含IP核的情况,其他情况如果输入错误,会有提示。<目录>文件名.edf。原创 2023-07-24 17:47:31 · 2014 阅读 · 1 评论 -
vivado:引脚已约束但是报错
后面发现是换芯片了,但是引脚约束没有相应的改过来,所以虽然约束了,但是和芯片上的引脚不一样,因此没有识别到,于是报没有约束的错误。如果不是引脚和芯片不对应的问题,可以试一下下面添加tcl文件的方法。鼠标点到Generate Bitstream ,然后右键,出现Bitstream Settings,点击进入,在tcl.pre*中添加新建好的tcl文件。报错信息里说没有约束引脚,但实际上这三个引脚都约束了的,不知道为什么还报错。完成以上步骤后,重新生成比特文件就不会报错了。原创 2023-06-14 18:07:14 · 1893 阅读 · 3 评论 -
使用MATLAB生成任何需要的伪随机码(PN码)
使用MATLAB生成任何需要的伪随机序列原创 2023-04-07 10:49:44 · 4253 阅读 · 14 评论 -
vivado 抓取信号:mark debug 和 ILA
在对FPGA编程时,我们经常需要从与FPGA相连的芯片中读取信号,可以用FPGA芯片特定的软件来抓取信号,下面是用vivado抓取信号的方法之一。原创 2022-11-11 16:19:28 · 10464 阅读 · 0 评论 -
vivado:差分信号和单端信号 的相互转换 IBUFDS OBUFDS
FPGA能处理的都是单端信号,但有些输入信号是差分的,这时候就需要把差分信号转为单端信号。原创 2022-11-10 21:06:04 · 8318 阅读 · 2 评论 -
DAC的通道数与采样率、数据率、插值系数的关系
DAC的通道数与采样率、数据率、插值系数的关系原创 2022-11-01 10:57:51 · 5036 阅读 · 0 评论 -
差分输入和单端输入
以ADC为例讲解差分输入和单端输入原创 2022-10-31 15:03:19 · 3981 阅读 · 1 评论 -
通过FPGA编程使芯片的某些引脚“接地”
当我们在调试板子的时候,有些芯片的引脚应该接地,但板子上硬件连接的是高电平,要动硬件着实麻烦。不过可以通过代码让它“接地”,实际上,接地就是置0。原创 2022-10-19 15:28:15 · 1345 阅读 · 0 评论