Verilog实现拨码开关控制数码管显示——FPGA

通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。

掌握拨码开关和数码管的使用。

掌握组合逻辑电路的静态测试方法。

原理及内容：

原理：

根据38译码原理将5bit的编码后四位解码为0~f十六进制数

最高位以实现两个功能的二选一操作。

内容：使用拨码开关分别选择使能下面两种功能

通过拨码开关使c3~c0输入不同的值0000~1111，在数码管上分别依次输出0~f。在系统板动态数码管上分别依次输出 HELLO，fpga通过3-8译码器驱动8个数码管的公共阴极。使用1khz数字时钟动态扫描。

步骤：

1.建立工程

2.建立Verilog文件，编写相关代码