《计算机组成原理实验》单周期MIPS CPU设计实验
(4)RAM输出端增加MUX,MUX的两个输入端分别为RAM的数据输出和ALU的运算输出,选择端为MemToReg;(6)通用寄存器组的rW输入端前增加MUX,MUX选通端连接控制信号RegDst,MUX的输入端0连接指令控制字的16-20位,输入端1连接指令控制字的11-15位,输出端连接通用寄存器的rW端。(2)ALU的输入端B前增加MUX,MUX的选通端连接控制信号AluSrcB,MUX的输入端0连接通用寄存器组输出端B,输入端1连接16->32符号扩展器的输出端,输出端连接ALU的输入端B。
原创
2023-05-27 21:23:40 ·
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