本文通过详细介绍主从D触发器的门级实现，帮助读者掌握逻辑电路建模技巧。通过实验，学生将理解如何使用Verilog进行模块设计，包括not、nand等基本逻辑门的运用，以及如何构建完整的MSDFF电路。适合逻辑设计初学者提升实践能力。
一，实验名称：主从D触发器的门级建模
二，实验目的：熟悉逻辑电路的学习以及建模
三，实验截屏：
四，实验代码：
module MSDFF(Q,Qbar,D,C);
output Q,Qbar;
input D,C;
not
not1 ( NotD,D),
not2 ( NotC,C),
not3 ( NotY,Y);
nand
nand1 ( D1,D,C),
nand2 ( D2,C,NotD),
nand3 ( Y,D1,Ybar),
nand4 ( Ybar,Y,D2),
nand5 ( Y1,Y,NotC),
nand6 ( Y2,NotY,NotC),
nand7 ( Q,Qbar,Y1),
nand8 ( Qbar,Y2,Q);
endmodule
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