实验一:教材书81页图3.23
实验代码:
module adder4(carry,X,Y,S,carryout);
input carryin;
input [3:0]X,Y;
output [3:0]S;
output carryout;
wire [3:1]C;
fulladd stage0 (carryin,X[0],Y[0],S[0],C[1]);
fulladd stage1 (C[1],X[1],Y[1],S[1],C[2]);
fulladd stage2 (C[2],X[2],Y[2],S[2],C[3]);
fulladd stage3 (C[3],X[3],Y[3],S[3],carryout);
endmodule
仿真截图:
实验视频:
实验视频一
注:(本次实验已经上传到哔哩哔哩视频网站,需要观看的请点击上方视频链接)