2021-05-07

一、实验名称：
1.Verilog modelsim仿真
二、实验步骤
1.在quartus ii中新建文件夹保存代码在和Modesim进行联合仿真；
三、实验图片
四、实验代码
module fulladd(sum,c_out,a,b,c_in);

output sum,c_out;

input a,b,c_in;

wire s1,c1,c2;

xor (s1,a,b);

and (c1,a,b);

xor (sum,s1,c_in);

and (c2,s1,c_in);

or (c_out,c2,c1);

endmodule

Verilog Modelsim仿真
2.test

module test;

wire sum,c_out;

reg a,b,c_in;

fulladd fadd(sum,c_out,a,b,c_in);

/*

initial

begin

#15 force fadd.sum=a&b&c_in;

#20 release fadd.sum;

#10 $stop;

end

*/

initial

begin

a=0;b=0;c_in=0;

#10 a=0;b=0;c_in=1;

#10 a=0;b=1;c_in=0;

#10 a=0;b=1;c_in=1;

#10 a=1;b=0;c_in=0;

#10 a=1;b=0;c_in=1;

#10 a=1;b=1;c_in=0;

#10 a=1;b=1;c_in=1;

#10 $stop;

end

endmodule