一、实验名称
1.译码器的门级建模
二、实验目的
2.利用已知逻辑电路的基础知识来解决译码器的相关问题并进行仿真
三、实验截图
四、实验源代码
module DEC2x4 (Z,A,B,Enable );
output [3:0] Z ;
input A,B,Enable;
wire Abar,Bbar;
not
not0 (Abar, A),
not1 (Bbar,B);
nand
nand0 (Z[3],Enable,A,B),
nand1 (Z[0],Enable,Abar,Bbar),
nand2 (Z[1],Enable,Abar,B),
nand3 (Z[2],Enable,A,Bbar);
endmodule