数字逻辑实验

一：实验软件
quartus modelsim
二：实验步骤
1，打代码
module mux2to1 (w0,w1,s,f);
input w0,w1,s;
output reg f;
always @(w0,w1,s)
if(s==0)
f=w0;
else
f=w1;
endmodule
2，
function [15:0] shift;
input [15:0] data;
input [3:0] n;
input ct1;
begin
case (ct1)
1’b1:shift=data<<n;
1’b0:shift=data>>n;
default:shift=16’dx;
endcase
end
endfunction
3，
module mul_ shift (result, m1, m2) ;
input
[3:0] ml,m2;
output
[7 :0] result;
wire [7:0] tmp1, tmp2, tmp3, tmp4;
assign tmp1=ml&{4{m2[0]}};
assign tmp2= (mI&{4{m2[1]}})<<1;
assign tmp3= (m1&{4{m2[2]}})<<2;
assign tmp4= (m1&{4{m2[3]}})<<3;
assign result= tmp1+ tmp2+ tmp3+ tmp4;
endmodulek3(.clk in(clk in), . reset (reset), .clk out (clk out2)) ;
div clk5
div clk5(.clk in(clk in), . reset (reset)，.clk out (clk out3)) ;
endmodule
三：实验截图





四：实验视频链接

https://b23.tv/9jrv33
https://b23.tv/Lf8G97
https://b23.tv/YwODBZ
https://b23.tv/2vj7Yv