尘外168-CSDN博客

原创七位制计数器建模

一、实验目的：从行为级的角度描述功能电路。二、实验内容：Verilog HDL数字系统设计及仿真第六页例题1.3。三、实验代码：module Counter(Q,CLK,RESET);output [2:0] Q;input CLK,RESET;reg [2:0] Q;always @ (posedge CLK)if (RESET)Q<=0;else if (Q==6)Q<=0;elseQ<=Q+1;endmodule四、实验步骤：1、建立工程：.

2021-07-01 20:19:08 905 1

原创参数化多数电路(3)

一、实验内容：Verilog HDL高级数字设计109页例题5.30。二、实验代码：module tb_Majority();reg [7:0] data;wire y;Majority i1 (.Data(data),.Y(y));initial begin data[7:0]=8'b0000...

2021-06-29 19:48:31 149

原创利用Quartus II与Modelsim验证设计功能（2）

一、实验目的：掌握基本建模语句。二、实验涉及语法：（1）第二章的门级语法。（2）第三章的数据流语法。三、实验步骤：1、建立工程：打开Quartus软件，在菜单栏中点击【File】→【NewProjectWizard】，会弹出工程设置对话框，工程名和新建顶层模块名正常应该是空白的，这里填decoder3x8，此名称要与设计模块中的module名称一致。填写好名称后，依次点击【Next】即可，选择【Empty project】。进入下一步，选择添加文件。在Simulation一栏中选...

2021-06-28 15:17:28 450

原创移位除法器模型

一、实验目的：二、实验内容：三、实验代码：module div2(clk, reset, start, A, B, D, R, ok, err); parameter n = 32; parameter m = 16; input clk, reset, start; input [n-1:0] A, B; output [n+m-1:0] D; output [n-1:0] R; output ok, err; wire inva...

2021-06-27 14:15:25 258

原创独热码状态机

一、实验目的：二、实验内容：三、实验代码：module ex8_1(clock,reset,x,y1,y2) ;input clock,reset;input x;output y1,y2;reg y1,y2;reg [3:0] cstate,nstate;parameter s0=4'b0001,s1=4'b0010, s2=4'b0100,s3=4'b1000;always @ (posedge clock or posedg...

2021-06-27 14:12:23 870

原创 SR锁存器延迟模型

一、实验目的：二、实验内容：三、实验代码：module my_rs(reset,set,q, qbar);input reset,set;output q, qbar;nor #(1) n1(q,reset ,qbar);nor #(1) n2(qbar,set,q);endmodulemodule tb_71; reg set,reset; wire q, qbar;initialbeginset<=0;reset<=1; #10 set&l...

2021-06-27 14:04:37 642

原创用Verilog代码实现FSM（1）

一、实验目的：用Verilog代码实现FSM。二、实验内容：课本216页的例6.16。三、实验代码：module sequence(Clock,Resetn,w,z); input Clock,Resetn,w; output z; reg [3:1]y,Y; parameter [3:1]A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100;//Define the next state combinational circuit ...

2021-06-25 22:59:41 898

原创利用FPGA验证设计功能

一、实验目的：（1）掌握基本建模语句。（2）理解FPGA在设计流程中的作用。（3）熟悉FPGA设计流程。二、实验涉及语法：（1）第二章的门级语法。（2）第三章的数据流语法。三、实验内容：实验内容一:利用拨动开关和LED灯验证3-8译码器的功能，自行选择所需管脚。实验内容二:完成整个FPGA开发流程，在FPGA开发板上观察到最后结果并截图保存，完成实验报告。实验内容二:完成整个FPGA开发流程，在FPGA开发板上观察到最后结果并截图保存，完成实验报告。四、实验步骤：..

2021-06-25 15:28:04 268

原创时序逻辑的测试模块

1、实验目的：2、实验代码：modulep2s(data_in,clock,reset,load,data_out,done);input[3:0]data_in;inputclock,reset,load;outputdata_out;outputdone;regdone;reg[3:0]temp;reg[3:0]cnt;always@(posedgeclockorposedgereset)beginif(reset)begintem...

2021-06-04 18:27:08 160

原创 Verilog HDL测试模块

1、实验目的：对设计模块的功能做尽可能全面的验证,确保设计模块所描述的功能都是正确的。2、实验代码：moduledecoder3x8(din,en,dout,ex);input[2:0]din;inputen;output[7:0]dout;outputex;reg[7:0]dout;regex;always@(dinoren)if(en)begindout=8'b1111_1111;ex=1'b1;endelsebeginc...

2021-06-04 18:14:18 612

原创主从D触发器的门级建模

一.实验目的：下载软件Modlsim并进行主从结构的D触发器实验。二.实验电路图：三.实验原理代码图1：实验代码2:测试代码四:实验截图:五.实验工具：Modlsim软件、pc机。六.实验视频：BV1zU4y1L7xq...

2021-05-28 21:24:46 198

原创 Modelsim工程仿真

https://blog.csdn.net/m0_56187851/article/details/117359657?utm_source=app&app_version=4.8.0&code=app_1562916241&uLinkId=usr1mkqgl919blen

2021-05-28 21:12:28 94

qq_56150822的博客