七位制计数器建模

一、实验目的：从行为级的角度描述功能电路。

二、实验内容：Verilog HDL数字系统设计及仿真第六页例题1.3。

三、实验代码：

module Counter(Q,CLK,RESET);
output  [2:0] Q;
input CLK,RESET;
reg [2:0] Q;
always @ (posedge CLK)
if (RESET)
Q<=0;
else if (Q==6)
Q<=0;
else
Q<=Q+1;
endmodule

四、实验步骤：

1、建立工程：打开Quartus软件，在菜单栏中点击【File】→【New Project Wizard】，会弹出工程设置对话框，工程名和新建顶层模块名正常应该是空白的，这里填Counter，此名称要与设计模块中的module名称一致。填写好名称后，依次点击【Next】 即可，选择【Empty project】。进入下一步，选择添加文件。在Simulation 一栏中选择ModelSim工具。最后会有一个简单的报告，结束后就可以完成新工程的建立。

2、设计编译：在【File】菜单中选择【New】，选择Verilog HDL文件，建立一个新的设计文件，设计文件复制到软件中。将该文件保存后，在快捷工具栏中找到快捷按钮【Start Compilation】，点击分析。

3、联合仿真：在菜单栏找到按钮【RTL Simulation】，单击，进入Modelsim，单击【Wave—Default】栏的每一栏，出现【Define Clock】菜单栏ÿ