SR锁存器延迟模型

一、实验目的：采用门级建模语句实现一个SR锁存器，主要体现延迟时间的问题。

二、实验内容：Verilog HDL数字系统设计及仿真164页实例7-1。

三、实验代码：

module my_rs(reset,set,q, qbar);
input  reset,set;
output  q, qbar;
nor  #(1) n1(q,reset ,qbar);
nor  #(1) n2(qbar,set,q);
endmodule

module tb_71;  
reg set,reset;  
wire q, qbar;
initial
begin
set<=0;reset<=1;  
#10 set<=0;reset<=0; 
#10set<=1;reset<=0;  
#10set<=1;reset<=1;  
end
my_rs rs1 (reset,set,q,qbar);
initial
$monitor  ($time,"set=%b,reset=%b,q=%b,qbar=%b",set, reset,q, qbar);
endmodule

四、实验步骤：

1、建立工程：打开Quartus软件，在菜单栏中点击【File】→【New Project Wizard】，会弹出工程设置对话框，工程名和新建顶层模块名正常应该是空白的，这里填my_rs，此名称要与设计模块中的module名称一致。填写好名称后，依次点击【Next】 即可，选择【Empty project】。进入下一步，选择添加文件。在Simulation 一栏中选择ModelSim工具。最后会有一个简单的报告，结束后就可以完成新工程的建立。

2、设计编译：在【File】菜单中选择【New】，选择Verilog HDL文件，建立一个新的设计文件，设计文件复制到软件中。将该文件保存后，在快捷工具栏中找到快捷按钮【Start Compilation】，点击分析。

3、联合仿真：在菜单栏找到按钮【RTL Simulation】，单击，进入Modelsim，单击【Wave—Default】栏的每一栏，出现【Define Clock】菜单栏，将Period栏的数字改一下，全部栏改完后，改动菜单栏的【Run Length】中的数据，单击【Run Length】栏旁边的【Run】按钮。

五、实验结果截屏：

六、视频链接：https://www.bilibili.com/video/BV1DK4y137UN/