Verilog HDL测试模块

1、实验目的：对设计模块的功能做尽可能全面的验证,确保设计模块所描述的功能都是正确的。

2、实验代码：module decoder3x8(din,en,dout,ex); 
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;
always @(din or en)
if(en)
  begin
   dout=8'b1111_1111;
   ex=1'b1;
  end
else
begin
case(din)
3'b000:begin
   dout=8'b1111_1110;  
   ex=1'b0;
end
3'b001:begin
dout=8'b1111_1101;  
ex=1'b0;
end
3'b010: begin
dout=8'b1111_1011;  
ex=1'b0;
end
3'b011:begin
dout=8'b1111_0111;
ex=1'b0;
end
3'b100: begin
dout=8'b1110_1111;
ex=1'b0;
end
3'b101:  begin
dout=8'b1101_1111; 
ex=1'b0 ;
end
3'b110:begin
dout=8'b1011_1111; 
ex=1'b0 ;
end
3'b111: begin
dout=8'b0111_1111; 
ex=1'b0;
end
default:begin
dout=8'b1111_1111; 
ex=1'b0;
end
endcase
end
endmodule

3、实验过程截屏：

4、实验结果截屏：

5、实验过程链接：https://member.bilibili.com/platform/upload-manager/article/data/BV1j64y1R7qR