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RSS订阅原创 2021-06-30
1.实验目的:用verilog实现有并行载入端的递减计数器和递增/递减计数器的仿真测试2.实验原理：按照书上的内容，书写和运行代码，完成联合仿真实验.3. 实验代码：（1）moduledowncount(R,Clock,E,L,Q);parametern=8;input[n-1:0]R;inputClock,L,E;outputreg[n-1:0]Q; always@(posed...
2021-07-01 01:27:28
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原创 2021-06-27
1.实验目的:用verilog实现低有效复位、高有效使能的透明锁存器的仿真2.实验原理：Verilog支持能够定义相同功能的多种描述风格。连续赋值语句对于模拟较简单的布尔表达式、三态行为特性以及D锁存器是很方便的。但是对于有几个变量或者较复杂的表达式，在一个连续赋值语句中书写很长的布尔方程模型容易出现错误。即使是书写完全正确，布尔表达式也可能使设计的功能表述得不清楚。所以值得研究另一种简单而且可读性好的语句结构形式，这种语句结构能够描述边沿敏感以及电平敏感的行为特性。3.实验代码：m..
2021-06-27 17:55:06
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原创 实验五 流水线的使用(学生版)
1.实验目的:(1)进一步掌握行为级语法。(2)掌握流水线的设计思想和设计方法。(3)学会使用流水线改进设计。2.实验涉及语法:(1)第4章行为级建模语法。(2)第7章可综合模型设计部分流水线的概念。3.实验内容本实验要完成一个流水线加法器的设计。流水线的概念在第7章中已经介绍过了，这里不再重复。首先请观察书中的如下例子：moduleaddpp(a,b,cin,sum,cout,clock);input[7:0]a,b;inputcin,clock;ou...
2021-06-27 17:36:23
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原创 2021-06-27
1.实验目的：运用assign语句中的条件运算定义完成一个2选1多路选择器2.实验原理：在逻辑电路中，常常需要根据某些条件或状态在几个可能的信号或者数值中进行选择，一个典型的例子就是多路选择器，其辅出为选择输入端所选择的输入信号值。Verilog提供了一个条件运算符（?：）可以简单地实现这种选择性电路，它根据条件表达式确定选取两个值中的一个值进行赋值。3.实验内容：module mux2to1 (w0,w1,s,f);input w0,w1,s;output f;assign f=.
2021-06-27 17:03:49
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原创 2021-06-11
1.实验目的：利用8-1实验模板做独热码状态机联合仿真实验利用7-1实验模板做SR锁存器延迟模型联合仿真实验利用7-3实验模板做移位除法器模型联合仿真实验2.实验内容：8-1moduleex8_1(clock,reset,x,y1,y2);inputclock,reset;inputx;outputy1,y2;regy1,y2;reg[3:0]cstate,nstate;parameters0=4'b0001,s1=4'b0010,...
2021-06-11 14:08:31
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原创 2021-06-03
1.实验目的：利用6-2实验模板做时序逻辑的测试模板2.实验内容：module p2s(data_in,clock,reset,load, data_out,done);input [3:0] data_in;input clock, reset ,load;output data_out;output done; reg done;reg [3:0]temp;reg [3:0]cnt;always @(posedge clock or posedge reset )be...
2021-06-04 09:26:52
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原创 2021-06-03
1.实验目的：利用6-1实验模板做组合逻辑的测试模板2.实验内容：module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en) begin dout=8'b1111_1111; ex=1'b1; endelsebegincase(din)3'b...
2021-06-04 09:10:05
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原创 2021-05-21
1.实验目的：掌握Modelsim的基本操作和应用和仿真流程2.实验内容：module test;wire sum,c_out;reg a,b,c_in;fulladd fadd(sum,c_out,a,b,c_in);initialbegina=0;b=0;c_in=0;#10 a=0;b=0;c_in=1;#10 a=0;b=1;c_in=0;#10 a=0;b=1;c_in=1;#10 a=1;b=0;c_in=0;#10 a=1;b=0;c_in=1;#10 a=1
2021-05-21 21:17:19
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原创 2021-05-21
一、实验目的了解2-4译码器原理以及2-4译码器的应用二、实验过程1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。module DEC2x4 (Z,A,B,Enable );output [3:0] Z;input A,B,Enable;wire Abar,Bbar;notnot0 (Abar,A),not1 (Bbar,B);nandnand0(Z[3],Enable,A,B),nand1(Z[0],Enable,Abar,Bb
2021-05-21 21:06:14
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原创 2021-05-07
1.实验目的：利用2-1实验模板设计一个4位加法器并仿真测试2.实验内容：4位加法器的门级建模；3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真实验.4.实验截图：（1）（2）（3）（4）（5）5、实验结果6.截图，并且编写博客7.结束...
2021-05-07 22:31:42
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原创 2021-05-07
1.实验目的：掌握Modelsim2.实验内容：使用Modelsim进行仿真。3.实验原理：使用quartus进行调用4.实验操作截图：(1)(2)(3)(4)(5)5、实验结果5.截图，并且编写博客6.结束
2021-05-07 21:58:52
47
空空如也
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