2021-06-27

1.实验目的：

运用assign语句中的条件运算定义完成一个2选1多路选择器

2.实验原理：

在逻辑电路中，常常需要根据某些条件或状态在几个可能的信号或者数值中进行选择，一个典型的例子就是多路选择器，其辅出为选择输入端所选择的输入信号值。 Verilog提供了一个条件运算符（?：）可以简单地实现这种选择性电路，它根据条件表达式确定选取两个值中的一个值进行赋值。

3.实验内容：

module mux2to1 (w0,w1,s,f);
input w0,w1,s;
output f;
assign f=s?w1:w0;
endmodule

4.实验截图：

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5.实验结果:

6.实验视频：

https://b23.tv/XI61I9?share_medium=android&share_source=qq&bbid=XYFFE58FF96F321BBFF65CFB7DAED93FD47E2&ts=1624783276380

7.编写博客

8.结束