2021-06-27

1.实验目的:

用verilog实现低有效复位、高有效使能的透明锁存器的仿真

2.实验原理：

Verilog 支持能够定义相同功能的多种描述风格。连续赋值语句对于模拟较简单的布尔表达式、三态行为特性以及D锁存器是很方便的。但是对于有几个变量或者较复杂的表达式，在一个连续赋值语句中书写很长的布尔方程模型容易出现错误。即使是书写完全正确，布尔表达式也可能使设计的功能表述得不清楚。所以值得研究另一种简单而且可读性好的语句结构形式，这种语句结构能够描述边沿敏感以及电平敏感的行为特性。

3. 实验代码：

module Latch_Rbar_CA(
  output      q_out,
  input       data_in, enable, rst_b
);
  assign q_out = !(rst_b == 1'b0)? 0:enable ? data_in : q_out;
  endmodule
 

 4.实验截图：

（1）

（2）

（3）

（4）

5.实验结果:

6.实验视频：

https://b23.tv/1TPcDO?share_medium=android&share_source=qq&bbid=XYFFE58FF96F321BBFF65CFB7DAED93FD47E2&ts=1624786614399
 

7.编写博客

8.结束