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RSS订阅原创 基于ZYNQ的AXI DMA驱动测试
搭建的硬件如图1所示，为了测试使用AXI DAM在FPGA与ARM间搬运数据的情况，使用ILA对输入输出信号进行抓取。如图2为上板抓取的ARM传输给FPGA端的数据波形，其中数据是由0~2047的32位宽的测试数据，在传输的过程中产生了间断，是由于ARM未准备好发送数据导致，若在FPGA端设计电路需要考虑这一情况,然而在数据写入ARM端DDR时，由于AXI DMA具有缓存数据的作用，因此可直接在FPGA端编写输出接口无需再调用FIFO缓存数据。经测试16路数据经过数据的对比，所有的数据均能正确回环。
2024-02-01 17:33:49
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原创 VIVADO更新完自定义IP核后变成只读了？
关于在VIVAOD中自定义IP核更新后，再去更改接口时钟时提示只读，是什么原因导致的，之前用过2018.3和2019.2的版本都没出现过这个问题，2020.1怎么会有这个问题？两种方法只是应对方案，治标不治本，影响效率，有没有同行们知道导致这个问题的原因和根治的方法。2、将工程的tcl脚本保存，然后将工程移除，最后再将tcl导入进来。1、删除自定义的IP核重新在VIVADO的BD平台连线。
2023-12-07 14:27:29
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原创 Vivado综合实现工程后部分模块被综合掉的问题
在进行工程实现时，可能也有和我一样出现资源大幅降低的情况，如果你是在做资源优化阶段，可能你会突然激动，我居然降低了这么多资源，但是在查看到底降低了哪些资源的时候不开心了，自己的一个模块被优化掉了。3、代码设计错误，在保证前两个都没问题的情况下，哪个模块消失了就去看和这个模块相关的信号大概率能够发现问题的关键。1、信号未定义，在进行模块级联时，连接的数据信号未定义或者未正确连接。2、输出无用，也就是未将电路新城回环，没有使用模块输出的数据信号。
2023-11-21 17:09:03
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原创 基于Linux+FPGA的联合开发部署
3、搭建裸机测试环境将硬件工程综合实现的硬件信息导入到vitis或sdk中，编写相应的驱动应用程序，通常借助ARM端的DDR内存存储相应的数据集，因此需要编写DMA的驱动程序。4、将硬件工程移植到Linux系统，建立Petalinux工程，编写设备树文件以及驱动层代码，例如用到了DMA,需编写DMA相应的驱动程序。5、编写应用层软件测试程序，测试驱动是否正常执行，并取出FPGA计算的结果，验证Linux系统运行FPGA的结果是否正确。2、在Vivado中搭建自己的硬件工程，部署开发的功能模块。
2023-10-12 15:33:19
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原创 Vivado与Modelsim联合仿真时一直跳转不过去问题
最终时序只会越调越乱，同时对于大量数据调试使用Vivado自带仿真器电脑性能差点的也会超级无敌卡，这时候使用Modelsim进行联合仿真的作用便凸显出来了，但有的朋友可能也会遇到和我一样的问题，仿真时总是跳转不过去卡在了Vivado软件界面，此时若你相信他能转出来那么你点击Background,然后就不要想这个事情了坐等下班，今天放松一下眼睛（开玩笑的）。言归正传，我们该如何解决这个问题呢，其实解决的方法很简单，话不多说直接上图。，否则就会一直卡在如图二的情况。
2023-10-10 14:12:28
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空空如也
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