Vivado与Modelsim联合仿真时一直跳转不过去问题

前言

       相信很多从事FPGA行业的同行们在调试工程代码总是会出现各种各样的问题，尤其是使用Vivado自带的仿真器进行功能仿真时大概率出现时序错位的情况给我们的调试带来了诸多干扰，有时候太相信仿真的结果而不坚定自己的设计那就大错特错了。最终时序只会越调越乱，同时对于大量数据调试使用Vivado自带仿真器电脑性能差点的也会超级无敌卡，这时候使用Modelsim进行联合仿真的作用便凸显出来了，但有的朋友可能也会遇到和我一样的问题，仿真时总是跳转不过去卡在了Vivado软件界面，此时若你相信他能转出来那么你点击Background,然后就不要想这个事情了坐等下班，今天放松一下眼睛（开玩笑的）。

问题解决方法

        言归正传，我们该如何解决这个问题呢，其实解决的方法很简单，话不多说直接上图。如图1所示，框选的使能信号在定义之前进行了一个寄存处理，如果取综合实现最终上板并不影响结果，但是，Modelsim对这些顺序要求很严格，必须是从上往下读取，定义的变量应该放在所有处理代码之前，否则就会一直卡在如图二的情况。

图1

图2