实验一 运算部件实验：加法器

实验内容：

1.    设计一个全加器

2.    设计一个8位行波进位加法器

实验目的：

1.    熟悉用Quartus II进行逻辑电路设计的方法。

2.    通过8位加法器的设计，掌握行波进位加法器的基本原理。

图形设计原理图：

1.全加器

        能对两个1 位二进制数相加并考虑低位来的进位（即相当于3 个1 位二进制数的相加）得到“和”及“进位”的逻辑电路，称之为全加器，其中A和B分别为两个1 位二进制数的输入；Cin 为低位来的进位输入；S 和Cout 分别为相加后形成的“和”及向高位的“进位”输出。