计组考研第二章运算电路（五）

一. 加法器

 1.1 一位全加器

        n位的加法可以拆解为一位一位的加法、1bit的加法

        思想：有本位和还有来自低位的进位，如果有本位和如果偶数个一则为0，进一位，然后和来自低位的进位会和本位和比较。如果奇数个一则不进位。

本位和：两个输出和来自低位的进位，如果有奇数个一则输出一，偶数个一则输出0

本位像高位的进位 ：如果两个本位是两个一的话一定会像高位进一，如果本位一个为一，但来 自地位的进位为一那么也进一

 

1.2 串行进位加法器

        当多个一位加法器，封装串联之后，就成了串行进位加法器，可以实现n bit相加。

 

注意：不足 的是只有前一个加法器执行之后下一个加法器才能进行，所以有延迟

1.3 并行加法器 

用一个CLA部件，可以将进位信息可以同时产生没有延迟。

 

 

1.4 带标志的加法器 

一个加法器的功能需要更多的功能，如是否溢出超过n bit，其次是要知道运算结果的正负,也要知道结果是否为0,1。所以需要带标志的加法器。

OF（Overflow Flag）：带符号数的加减运算是否溢出。 OF= 1 溢出，OF = 0 没溢出

                                       最高位和次高位异或判断是否溢出。

CF（carry Flag）：无符号数的加减是否溢出，CF = 1溢出，CF = 0  没溢出

                                 

SF  (Sign Flag) ： 符号标志，用于判断带符号数的加减运算结果的正负性 SF = 1 结果为负，SF =                               0表示结果为正

 

ZF （Zero Flag）：零标志，用于判断加减运算结果是否为0，ZF = 1 表示结果为0，ZF = 0表示                                   果不为0。 或非门

 

 

二. 多路选择器和三态门

2.1 多路选择器 

n 个输入，一个输出。选择一个值输出，其他的输出值阻断

控制信号的位数：m ≥【】 bit，如有8个输入，那么控制信号为 = 3，根据3bit来选择哪个输入哪个输出

 

2.2 三态门 

一个输入，一个输出，一个控制信号

2.2.1 三态门和非门的区别 

图一是普通的三态门，图二是取非运算的三态门，图三是非门

三态门取非和非门的区别 ： 三态门会有一个OP控制信号会拦截输出，非门不拦截直接取反。

三.算数逻辑单元(ALU)

CPU包括控制器，运算器（负责加减乘除等运算）。

控制器的作用是：负责解析指令

运算器包括（选择题），与算数相关的各种寄存器，算数逻辑单元（ALU），PSW寄存器

                      算数逻辑单元（ALU）：运算器的核心，实现各种运算功能

                      ALU的核心是加法器 

ALU 的控制信号 OP m bit：是取决于控制器，如控制器输出A + B 的信号则，ALU接受并将A + B 输出。

3.1考试重点

m 的数值由控制器决定ALU决定，如ALU支持k种功能，则控制信号位数为m ≥ 【】

如ALU支持8种运算功能，则m = 3

 3.2 ALU的功能

 求补码，直送

直送，如OP给出直送的功能。如输入0001，那么输出也为0001

ALU的运算数、运算结果位数与计算机的机器字长相同