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RSS订阅原创 vivado 结合tcl命令进行仿真
例如：set_property -name {xsim.compile.xvlog.more_options} -value {-d SIM_SPEED_UP -d tb_00 -d 其它参数 ...} -objects [get_filesets sim_1]这两条命令是添加所有的模块的波形，简单点说就是所有模块的波形直接加载好了，可以直接观察不用重新运行仿真。：用于设置仿真相关的属性，如仿真工具、仿真语言等。新建波形 top ，并将对应模块的波形添加到其中。一些可用于仿真的基本tcl 命令介绍，
2024-07-16 17:32:51
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原创 SRIO（Serial RapidIO）优先级
在CRF位得到支持的情况下，事务请求流的映射允许RapidIO传输结构维持事务请求流的顺序，而无需结构了解事务类型或它们之间的依赖关系。结构可以通过简单地保持具有相同优先级和关键请求流的数据包在每个路径上的顺序来维持事务请求流的顺序，并且可以通过不允许低优先级数据包通过具有相同路径的高优先级数据包来维持事务请求流的优先级。在拥塞或其他限制的情况下，设置了CRF位的数据包指示具有该优先级的流可以在没有设置CRF位的情况下通过具有相同优先级的流。在流1A-8A中的所有流量都是不需要响应的事务请求。
2024-03-26 13:35:04
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原创 SRIO （Serial RapidIO）PCS层 64B/67B编码介绍(二)
扰码的作用扰码可以平滑端口发送信号的频谱，并降低频谱的峰值。当发送一长串相同字符或重复字符序列时，这一点尤为重要。结果是减少了链路产生的电磁干扰（EMI）量，并使自适应均衡器训练算法的设计变得更加容易。扰码规则所有数据码字的一部分和一些控制码字的一部分在在lp-串行链路上传输之前被乱码。码字比特 [0:2] (inverted,!type and type) 不会被扰码。解码和扰码是基于每个通道进行的。在任何特定的时间，每个通道扰频器都应具有不同的状态。
2024-03-21 18:24:20
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原创 SRIO （Serial RapidIO）PCS层 64B/67B编码介绍(一)
在接收数据时，PMA层负责将接收到的比特流对齐到67位码字边界，这一过程也是基于每个通道独立进行的。2 ，在srio协议中只有三代及以上的，以三代为例，速率达到10.3125G 和12.5G 才会使用64b/67b编码的pcs层，低于该速率的采用8b/10b编码。：如果链接使用多个通道，PCS将对字符流进行对齐，以消除通道之间的偏差，并从每个通道的字符流中重新组合（去剥离）成单一的字符流。：对传入的数据流进行解扰。5，生成空闲序列，当没有可用于传输的包或控制符号时将其插入每个通道的传输字符流中。
2024-03-21 14:53:02
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原创 Rapid IO 逻辑操作和事务类型介绍
对数据执行的操作包括加1运算（increment），减1运算（decrement），测试和交换（test-and-swap），置1操作（set）和清0操作（clear），在这些操作中，只有测试和交换（test-and-swap），比较和交换（compare-and-swap）以及交换（swap）需要处理单元提供数据。它的整个请求操作和NWRITE事务的请求操作完全相同，但是在目标方正确处理请求方的NWRITE_R事务以后，目标方会给请求方反馈一个响应包告诉请求方事务已经被正确的处理。
2024-03-13 10:08:09
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原创 RapidIO 包格式详解
S位指示这是一个包还是一个控制符号(S=0表示是一个包，S=1表示是控制符号)。: ackID是返回给包发送者的包标识符。串行物理层为该字段定义了5位。这足以在两个器件间唯一的识别最多32个未完成的事务并行物理层只有3位，两个器件间唯一的识别最多8个未完成的事务。: 字段指示用于流量控制的包优先级,2'b11优先级最2’b00优先级最低。: 关键请求流(Critical Request Flow)，与prio字段共同决定包的优先级。： 使用16位循环校验码检查包中的错误。
2023-10-31 14:05:53
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原创 Xilinx SRIO IP（Serial RapidIO）学习心得（三） :Example design：srio_gen2_0_support模块介绍
如果在Shared Logic 中选择 include Share Logic in Core 时钟和复位模块将直接包含在 ip核中。在实际使用时 srio_gen2_0_support.v 文件可以直接当作 ip核来调用即可。该模块主要功能 是将 SRIO IP ，时钟 ，复位 组合到一个模块中。
2023-10-25 17:29:36
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原创 Xilinx SRIO IP（Serial RapidIO）学习心得（二）: example design 总体介绍说明
在srio_example_top中实例化的srio_quick_start模块可连接到维护端口并生成维护事务。s_axi_maintr: 维护接口，采用AXI4-Lite接口，允许用户应用程序定位本地或远程配置空间。通过以上设置该ip一共生成了4组AXI_Stream接口，和一组AXI_Lite接口 打开例化文件。此文件包含创建对传入事务的响应的逻辑（如果它们是生成响应的数据包类型）s_axis_ireq : 从机的request，m_axis_ireq : 主机的request，
2023-10-25 16:03:46
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原创 Xilinx SRIO IP（Serial RapidIO）学习心得（一）:IP总体介绍
Xilinx SRIO IP 包括一个高度灵活和优化的 Serial RapidIO Gen2物理层和一个 Serial RapidIO Gen2逻辑（I/O）和传输层。此IP解决方案以网表形式提供，并提供支持的示例设计代码。SRIO Gen2端点支持1x、2x和4x的车道宽度。它提供了一个可配置的缓冲区设计，参考时钟模块，重置模块，和配置结构参考设计。SRIO Gen2端点使用AXI4-Stream接口进行高吞吐量数据传输，使用AXI4-Lite接口进行配置（维护）接口.
2023-10-23 15:01:23
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