电路设计——秒表初步

• 实验目的

1. 能够正确通过级联同步十进制计数器扩展计数范围。

2. 能够正确改造同步十进制计数器修改其计数范围。

3. 能够使用 Hierarchical Block 调用已经验证的模块。

4. 能够通过计数器分频，使得低频器件能够正常工作。

5. 设计一个走马灯电路，使得四个数码管能轮流点亮。

6. 能够在调试时，在电路中使用测点来观察电路的工作状态。

• 实验仪器设备

软件：Multisim 14.1 Education Edition

硬件：Digilent Basys 3

软件：Xilinx ISE

• 实验设计过程

进阶要求：在基础要求之上，设计一个0~n的计数器，其中n可手动调整，即要求使用 SW15~SW0能输入4个十进制数DCBA，使得计时范围从00.00~DC.BA秒。

设计思路：

比较器部分

将四个比较器串联方式扩展，分别与输入的D、C、B、A比较，将串联后数字相等的引脚连接计数器预置端LOAD。

计数器部分

将最低位的进位端ROC连接次低位计数器的ENP和ENT，

当最低位进位时，次低位得到一个上升沿的时钟信号，计数加1，这样就完成了次低位“满10进1”；

将最低位、次低位的进位端ROC连接次高位计数器的ENP和ENT，

当最低位、次低位同时进位时，次高位得到一个上升沿的时钟信号，计数加1，这样就完成了次高位“满100进1”；

将最低位、次低位、次高位的进位端ROC连接最高位计数器的ENP和ENT，

当最低位、次低位、次高位同时进位时，最高位得到一个上升沿的时钟信号，计数加1，这样就完成了最高位“满1000进1”；

如下图：

3时钟信号部分

因为74LS160计数器是上升沿触发，所以在RCO端口接入逻辑非门，确保上一级时钟从9变0的同时下一级时钟加1；每三个74LS160为一组，分频1K，用两组把100MHz的时钟信号转换为100Hz；在分频10KHz处接在页连接器如下图

其它部分与之前实验一样