moerjie的博客

FPGA 在与外界进行信息交换时，为了确保信息的正确性，发送和接收信息都要对信息有认定的标准。在数字电路中，我们常用电压高低来表示“0”和“1”，那么多高的电压才会被当作“1”呢，这个时候就需要一个标准，这个标准就是电平标准。

note]由于 Quartus 的 VWF 仿真只能仿真很短的时间，而且 Vivado 仿真的时候也需要添加激励信号，因此需要编写 testbench 文件进行激励仿真。

通常代指正电源供电轨。在大多数数字和模拟电路中，VCC代表电路中的正电源端。VCC提供电路所需的正电压，通常是用来驱动晶体管、集成电路。

半带滤波器本质上是FIR滤波器，但是有近一半的系数为0，因此运算量降至普通FIR滤波器运算量的一半。相等，通带纹波和阻带纹波页相等。N为滤波器长度，必须为奇数。半带滤波器的频率响应满足。半带滤波器的通带宽度。

💡 由于本科毕设女朋友准备使用FPGA完成，因此写这篇文章帮助她快速上手HDL coder的使用，降低前期入门的难度。

级联积分梳状滤波器（Cascade Intergrator Comb）是多速率信号处理中一种十分高效的数字滤波器。

典型的插值器的结构，滤波器位于插值操作后，意味着滤波器工作在较高的采样率下，对滤波器的设计带来压力。可以通过恒等变换将插值操作后置，滤波器前置，简化系统的设计。

由于插值是在原始序列中插入零值，即某些采样点处的信号幅度为0，会改变信号的幅度，因此插值会造成信号幅度的损失。要保证插值前后信号幅度的统一，可在插值滤波器后设置一个增益因子L。的整数倍频点处的频谱称为镜像成分。典型的插值器就是由上采样器和抗镜像滤波器共同完成的。插值意味着提高采样率，故而被称为上采样（Up Sample）。，则插值的过程为原始序列每相邻两个样点之间插入。从频域角度看， 原始序列的频谱以。的采样率，则采样率之间的关系为。构成一个新序列，数学表达式为。插值后的新序列以新的采样率。

目前，工程上采用较多的是中频采样技术，即在中频时就对模拟信号数字化，此时ADC的采样率低于奈奎斯特采样定律的最低采样率（2倍的信号带宽），为过采样。过采样可以将采样过程的固有的量化噪声均匀地分散在更大的带宽上，降低目标信号带宽上的噪声功率，随后通过滤波器滤除带外噪声，即可产生比临界采样信号更优的信噪比。然而过高的采样率会对后续的信号处理带来较大压力，为了缓解压力，就需要降低信号的采样率，即为抽取。因为DAC的采样率越高，输出端的频谱的频域分离度就越高，可以简化DAC后的模拟滤波器的工作，从而提高信噪比。

舍入至最近的小数或整数将X的每个元素四舍五入为最近的整数。在舍入机会均等的情况下，即有元素的十进制小数部分为0.5（在舍入误差内）时，round函数会偏离零四舍五入到最接近的具有更大幅值的整数。四舍五入到NN > 0NN = 0N < 0N指定四舍五入的类型。指定以四舍五入为N位有效数（从最左位数开始计数）。在此情况下，N必须为正整数。按照direction指定的方向对结值进行舍入。在上述语法中的任何输入参数组合后使用此参数。将duration数组t的每个元素四舍五入到最接近的秒数。将t。

当信号源的负载阻值设置为50Ω时，信号源实际输出的电压是屏幕显示电压的2倍，即设置输出1V峰峰值，实际输出2V峰峰值，信号源的输出电压的读数是示波器测量到的电压的2倍，原因是由于信号源内阻和实际的负载阻值不匹配。当信号源的负载阻值设置为高阻态HiZ时，信号源输出电压即为屏幕显示电压。

参考下面网站的方案参考LCR测试仪，基本工作原理为给DUT加上正弦激励信号，然后测得该DUT两端的电压和流过DUT的电流，即可通过计算得到DUT的性质和参数。对于一个理想电容，电流相位应该超前电容两端电压90°。然而实际的电容存在损耗，可以等效为一个理想电容Cp​和一个理想电阻Rp​的并联，因此电流超前电压的相位将小于90°，这个角度差即为损耗角。假设DUT两端电压V˙Vcosωt，流过DUT的电流为I˙Isinωt−φ。

在使用OP07设计单路运放时，设计目标为将100K到1M的1V峰峰值的正弦波放大2倍，但是测试过程中发现100K频率下输出的波形类似三角波，数据手册说OP07的增益带宽积为0.5MHz，正常来说100K的频率下2倍增益是没问题的。但是数据手册又说OP07的压摆率Slew Rate为0.3V/us，那么根据设计目标可以计算得出运放的压摆率至少要到6.28V/us，可以看到OP07的压摆率完全不够，因此波形会失真。当使用正负5V供电时，AD8051的压摆率最小值在105V/us，因此可以满足设计要求。

Digital Video Broadcasting（数字视频广播）是一个完整的数字电视解决方案，其中包括DVB-C（数字电视有线传输标准），DVB-T（数字电视地面传输标准），DVB-S（数字电视卫星传输标准），下面主要介绍DVB-S系统。DVB-S为数字卫星广播标准，卫星传输具有覆盖面广、节目容量大等优点。信号采用RS(188，204)和卷积码的级联编码，调制方式为QPSK。

函数返回一个FILE指针，否则返回NULL。成功读取的元素会以size_t对象返回。返回从whence位置开始查找的字节数。可以看到以188个字节为一行写入txt。whence一般为下面三个常量。返回位置标识符的当前值。

由于时序考虑，在每个模块的输出端添加了1到2级的输入输出流水线，但是在这种带反馈的结构上添加输入输出流水线后，会产生如下的报错可以看出加入的输入输出流水线会导致额外的时钟延时，使得延时平衡失败。

参考下面的CSDN博客。

要解决这个问题，一个方法是将GCC添加到环境变量中，但是这个方法需要修改至少两个配置文件，些许麻烦。

Digital Video Broadcasting（数字视频广播）是一个完整的数字电视解决方案，其中包括DVB-C（数字电视有线传输标准），DVB-T（数字电视地面传输标准），DVB-S（数字电视卫星传输标准），下面主要介绍DVB-S系统。DVB-S为数字卫星广播标准，卫星传输具有覆盖面广、节目容量大等优点。信号采用RS(188，204)和卷积码的级联编码，调制方式为QPSK。

FPGA大型设计中推荐使用同步时序电路，同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动有更高的要求。为满足时序的要求，一般采用全局时钟资源驱动设计的主时钟，FPGA的主时钟一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构。